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申请/专利权人：深圳市锐能微科技有限公司

摘要：一种前置放大器、差分前置放大器以及集成电路，前置放大器，包括输入缓冲单元和增益放大单元，所述输入缓冲单元包括主源跟随器以及辅源跟随器，所述辅源跟随器用于消除主源跟随器的沟道长度调制效应；所述增益放大单元的第一输入端与所述输入缓冲单元的输出连接，所述增益放大单元的第二输入端连接偏置电压，所述增益放大单元基于所述偏置电压对所述输入缓冲单元输出的信号增益放大后输出放大信号。辅源跟随器能消除主源跟随器的沟道长度调制效应从而大幅度提高前置放大器的线性度和增益精度。

主权项：1.一种前置放大器，包括输入缓冲单元和增益放大单元，其特征在于：所述输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为前置放大器的输入，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲单元的输出，所述第一辅源跟随器用于消除所述第一主源跟随器的沟道长度调制效应；所述增益放大单元的第一输入端与所述输入缓冲单元的输出连接，所述增益放大单元的第二输入端连接偏置电压，所述增益放大单元基于所述偏置电压对所述输入缓冲单元输出的信号增益放大后输出放大信号；所述输入缓冲单元还包括用于增加输出电平移位的电平移位模块，其中：所述电平移位模块连接在所述第一电流源和所述第一主源跟随器之间，所述电平移位模块与所述第一电流源之间的共接点作为所述输入缓冲单元的输出；和或所述电平移位模块连接在所述第一主源跟随器和所述第一辅源跟随器之间；所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述第一电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间；或所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述第一电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。

全文数据：前置放大器、前置差分放大器以及集成电路技术领域本申请属于CMOS集成器件技术领域，尤其涉及一种前置放大器、差分前置放大器以及集成电路。背景技术前置放大器的主要技术指标包括：增益精度、噪声、线性度、输入及输出阻抗、功耗，以及是否具有电平移位功能等。理想的前置放大器具有精确不变的增益，无噪声，无失真，无失配，输入阻抗无穷，输出阻抗为0等特性，这显然是不可能的。现实中，前置放大器与其它模拟电路一样，遵循模拟电路设计的“八边形法则”，在这些指标之间存在严重的折中tradeoff。设计一个极低噪声、极高线性度，同时保证其它方面性能不恶化的前置放大器，是一件非常困难甚至往往是不可能的事情。目前常用的前置放大器结构：第一种是基于运算放大器，接成了闭环反馈结构。这种结构只有一级，既作为输入缓冲，又作为增益放大。它具有输入阻抗无穷大，输出阻抗低，增益精确，线性度好等优点，在各种场合广泛出现。然而这个结构存在的问题是输入信号需要提供合适的偏置电压，运放才能工作，这个偏置电压往往由芯片产生，通过引脚输出给传感器，由传感器在所产生的信号上叠加偏置电压。这就增加了方案的复杂性和不可靠性了。有些传感器甚至根本无法施加偏置电压例如电能表中的电压和电流传感器，其偏置电压天然就是0V。第二种是标准的2级结构。其输入缓冲级是基于单MOS管的源跟随器结构。它具有输入阻抗无穷大，电路简单等优点。然而这种结构增益精度和线性度非常一般，受PVT工艺偏差、电源波动、温度影响大，而且瓶颈是在输入缓冲级，主要受限于沟道长度调制效应。第三种是标准的2级结构。其输入缓冲级是基于单PNP管的源跟随器结构。由于输入缓冲级采用了三极管，无沟道长度调制效应，因此其增益精度和线性度非常好，不成为瓶颈。另外，这个主要的问题是输入阻抗不是无穷大这是BJT管的特性，基极要走电流，导致阻抗隔离效果不好，其次它需要BiCMOS特殊工艺的支持。发明内容本申请的目的在于提供一种前置放大器、差分前置放大器以及集成电路，旨在解决传统的单PMOS管作为输入缓冲级的前置放大器受限于沟道长度调制效应，其增益精度和线性度一般的问题。本申请实施例的第一方面提供了一种前置放大器，包括输入缓冲单元和增益放大单元，所述输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为前置放大器的输入，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲单元的输出，所述第一辅源跟随器用于消除所述第一主源跟随器的沟道长度调制效应；所述增益放大单元的第一输入端与所述输入缓冲单元的输出连接，所述增益放大单元的第二输入端连接偏置电压，所述增益放大单元基于所述偏置电压对所述输入缓冲单元输出的信号增益放大后输出放大信号。在其中一个实施例中，所述输入缓冲单元还包括用于增加输出电平移位的电平移位模块，其中：所述电平移位模块连接在所述第一电流源和所述第一主源跟随器之间，所述电平移位模块与所述第一电流源之间的共接点作为所述输入缓冲单元的输出；和或所述电平移位模块连接在所述第一主源跟随器和所述第一辅源跟随器之间。在其中一个实施例中，所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述第一电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间；或所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述第一电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。在其中一个实施例中，所述第一晶体管和所述第二晶体管均工作在饱和区；所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。在其中一个实施例中，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压关系为：|Vth1|-|Vth0|≥|Vod0|+margin；其中，Vth1为所述第一晶体管的阈值电压，Vth0为所述第二晶体管的阈值电压，Vod0为所述第二晶体管的过驱动电压，margin为电压裕量。在其中一个实施例中，所述增益放大单元包括第一运算放大器、第一分压器以及第二分压器，所述第一运算放大器的正相输入端作为所述增益放大单元的第一输入端，所述第一分压器的一端与所述第一运算放大器的输出端连接，所述第一分压器的另一端连接与所述第一运算放大器的反相输入端和所述第二分压器的一端，所述第二分压器的另一端作为所述增益放大单元的第二输入端，所述第一运算放大器的输出端作为所述增益放大单元的输出端。在其中一个实施例中，所述增益放大单元包括第一运算放大器、第一电阻以及第二电阻，所述第一电阻的第一端作为所述增益放大单元的第一输入端，所述第一电阻的第二端连接所述运算放大器的反相输入端，所述运算放大器的正相输入端作为所述增益放大单元的第二输入端，所述第二电阻连接在所述运算放大器的反相输入端和输出端之间，所述运算放大器的输出端作为所述增益放大单元的输出端。在其中一个实施例中，还包括偏置电压产生单元，所述偏置电压产生单元包括同向或反向串联在电源和公共电位之间的第二电流源、由第三晶体管构成的第二主源跟随器以及由至少一个第四晶体管构成的第二辅源跟随器，以及缓冲驱动电路；所述第三晶体管和所述第四晶体管的栅极共接公共电位，所述第二电流源和所述第二主源跟随器之间的共接点连接所述缓冲驱动电路的输入端，所述缓冲驱动电路的输出端作为所述偏置电压产生单元的输出，输出所述偏置电压。本申请实施例的第二方面提供了另一种前置差分放大器，包括两个输入缓冲单元和一个增益放大单元，每个所述输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为前置差分放大器的输入，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲单元的输出，所述第一辅源跟随器用于消除第一主源跟随器的沟道长度调制效应；所述增益放大单元的第一输入端、第二输入端分别与两个所述输入缓冲单元的输出连接，所述增益放大单元的两个输出端分别作为前置差分放大器的两个输出端。在其中一个实施例中，所述增益放大单元包括第一运算放大器、第二运算放大器、第一分压元件、第二分压元件以及第三分压元件，所述第一运算放大器的正相输入端作为所述增益放大单元的第一输入端，所述第一分压元件的一端与所述第一运算放大器的输出端连接，所述第一分压元件的另一端与所述第一运算放大器的反相输入端、所述第二分压元件的一端连接，所述第二分压元件的另一端与所述第二运算放大器的反相输入端、所述第三分压元件的一端连接，所述第二运算放大器的正相输入端作为所述增益放大单元的第二输入端，所述第三分压元件的另一端与所述第二运算放大器的输出端连接，所述第一运算放大器的输出端作为所述增益放大单元的第一输出端，所述第二运算放大器的输出端作为所述增益放大单元的第二输出端。在其中一个实施例中，所述增益放大单元包括第一运算放大器、第一分压元件、第二分压元件、第三分压元件以及第四分压元件，所述第一分压元件的一端作为所述增益放大单元的第一输入端，所述第一分压元件的另一端与所述第一运算放大器的正相输入端连接，所述第二分压元件的一端作为所述增益放大单元的第二输入端，所述第二分压元件的另一端与所述第一运算放大器的反相输入端连接，所述第三分压元件连接在所述第一运算放大器的正相输入端和反相输出端之间，所述第四分压元件连接在所述第一运算放大器的反相输入端和正相输出端之间，所述第一运算放大器的反相输出端、正相输出端分别作为所述增益放大单元的第一输出端、第二输出端。本申请实施例的第三方面提供了一种集成电路，包括如上所述的前置放大器。上述的前置放大器中的第一级输入缓冲级利用不同晶体管构成两个源跟随器，其中一个作为主源跟随器，另一个作为辅源跟随器，辅源跟随器的作用是消除主源跟随器的沟道长度调制效应，从而大幅度提高前置放大器的线性度和增益精度。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1A和1B分别为本申请实施例提供的前置放大器两种结构示意图；图2为图1A所示的前置放大器实施例一的示例电路原理图；图3为图1A所示的前置放大器实施例二中输入缓冲单元的示例电路原理图；图4为图1B所示的前置放大器实施例三的示例电路原理图；图5为图1B所示的前置放大器实施例四中输入缓冲单元的示例电路原理图；图6为图1A所示的前置放大器实施例五的示例电路原理图；图7为图1A所示的前置放大器实施例六中输入缓冲单元的示例电路原理图；图8为传统的单PMOS管构成的源跟随器结构前置放大器电路原理图及其输入输出信号波形图；图9为图2所示的前置放大器的中输入缓冲单元的电路原理图及其输入输出信号波形图；图10为本申请实施例提供的前置放大器中偏置电压产生单元的示例电路原理图；图11为本申请实施例提供的第一种差分前置放大器的示例电路原理图；图12为本申请实施例提供的第二种差分前置放大器的示例电路原理图。具体实施方式为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。请参阅图1A和图1B，本申请实施例提供的前置放大器包括输入缓冲单元10和增益放大单元20，输入缓冲单元10包括同向串联见图1A或反向串联见图1B在电源Vcc和公共电位Vss之间的第一电流源Iss、由第一晶体管构成的第一主源跟随器100以及由至少一个第二晶体管构成的第一辅源跟随器200，第一晶体管和第二晶体管的栅极共接作为前置放大器的输入，第一电流源Iss和第一主源跟随器100之间的共接点作为输入缓冲单元10的输出，第一辅源跟随器200用于消除第一主源跟随器100的沟道长度调制效应。增益放大单元20的第一输入端与输入缓冲单元10的输出连接，增益放大单元20的第二输入端连接偏置电压vbias，增益放大单元20基于偏置电压vbias对输入缓冲单元10输出的输出信号vbuffer增益放大后输出放大信号vout。本方案是单MOS管的构成的输入缓冲单元10基础上改进，第一主源跟随器100还是单个晶体管，第一辅源跟随器200为单个或多个串联的晶体管。而第一电流源Iss、第一主源跟随器100以及第一辅源跟随器200依次正向或反向串联在电源Vcc和公共电位Vss如大地之间，取决于晶体管是P型还是N型。输入缓冲单元10利用不同晶体管构成两个源跟随器，其中一个作为主源跟随器，另一个作为辅源跟随器，辅源跟随器的作用是消除主源跟随器的沟道长度调制效应，从而大幅度提高前置放大器的线性度和增益精度。关于输入缓冲单元10的实施例如下：实施例一：请参阅图2，输入缓冲单元10中的第一晶体管和第二晶体管为PMOS管，那么第一电流源Iss、第一主源跟随器100以及第一辅源跟随器200依次串联在电源Vcc和公共电位Vss之间，第一晶体管的源极通过第一电流源Iss接电源Vcc，至少一个第二晶体管同向串联后连接在第一晶体管的漏极和公共电位Vss之间。具体地，第一晶体管为PMOS管PM1，第二晶体管为PMOS管PM0，PMOS管PM0的衬底接其源极，PMOS管PM0漏极接地；PMOS管PM1的衬底接其源极，PMOS管PM1的漏极接PMOS管PM0的源极。第一电流源Iss提供偏置电流，它被置于电源Vcc与PMOS管PM1的源极之间，偏置电流方向为从电源Vcc流向PMOS管PM1。输入信号vin同时被施加到PMOS管PM0和PMOS管PM1的输入栅极上，输出信号vbuffer取自PMOS管PM1的源极。实施例二：请参阅图3，本实施例的输入缓冲单元10是在实施例一的基础上扩展到多个PMOS源跟随器的串联结构，其中，第一晶体管PMOS管PM1构成“主”源跟随器，其余第二晶体管PMOS管PM_a0～PM_an一起构成第一辅源跟随器200，PMOS管PM1以及PMOS管PM_a0～PM_an的栅极共接作为前置放大器的输入，输出信号vbuffer取自作为前置放大器的输出的PMOS管PM1的源极。实施例三：请参阅图4，输入缓冲单元10的第一晶体管和第二晶体管为NMOS管，那么第一辅源跟随器200、第一主源跟随器100以及第一电流源Iss依次串联在电源Vcc和公共电位Vss之间，第一晶体管的源极通过第一电流源Iss接公共电位Vss，至少一个第二晶体管同向串联后连接在第一晶体管的漏极和电源Vcc之间。具体地，第一晶体管为NMOS管NM1，第二晶体管NMOS管NM0，NMOS管NM0的衬底接其源极，NMOS管NM0漏极接电源Vcc；NMOS管NM1的衬底接其源极，NMOS管NM1的漏极接NMOS管NM0的源极。第一电流源Iss提供偏置电流，它被置于公共电位Vss与NMOS管NM1的源极之间，偏置电流方向为从电源Vcc流向NMOS管NM1流向公共电位Vss。输入信号vin同时被施加到NMOS管NM0和NMOS管NM1的输入栅极上，输出信号vbuffer取自NMOS管NM1的源极。本实施例中，采用2个NMOS源跟随器构成的串联结构，与实施例一的2个PMOS管结构完全对偶。这个时候输入信号vin的共模电平可以很高，例如直接取电源电压。实施例四：请参阅图5，本实施例的输入缓冲单元10是在实施例三的基础上扩展到多个NMOS源跟随器的串联结构，其中第一晶体管NMOS管NM1构成“主”源跟随器，其余第二晶体管NMOS管NM_a0～NM_an一起构成第一辅源跟随器200，NMOS管NM1以及NMOS管NM_a0～NM_an的栅极共接作为前置放大器的输入，输出信号vbuffer取自作为前置放大器的输出的NMOS管NM1的源极。本实施例的多个NMOS源跟随器的串联结构与实施例二中的多个PMOS源跟随器的串联结构完全对偶。实施例五：请参阅图6，本实施例的输入缓冲单元10是在实施例一至四任意一种的基础上扩展到增加一个直流电平移位模块300的结构。本实施例中，电平移位模块300连接在第一电流源Iss和第一主源跟随器100之间，电平移位模块300与第一电流源Iss之间的共接点作为前置放大器的输出，电平移位模块300用于增加输出电平移位。其中，主、第一辅源跟随器200不限于PMOS管或NMOS管，第一辅源跟随器200的MOS管数量也不限。图6示出的例子中，直流电平移位模块300为电阻R0，串接在输出与第一主源跟随器的PMOS管PM1之间，能够解决单靠PMOS管PM1管会使得输出电平移位不够，这个时候增加电平移位模块300可以进一步增加直流电平移位，同时不影响信号质量。有时候，为了让第二级的增益放大单元20工作在舒服的偏置电压vbias下，这个电平移位模块300是必须的。在其他实施方式中，电阻R0可以替换为一个电路模块，不管这个电路模块的具体实现，只要它的功能是增加直流电平移位，同时不影响信号质量，那么就是属于本方案的保护范围。实施例六：请参阅图7，本实施例的输入缓冲单元10是在实施例一至四任意一种的基础上扩展到增加一个直流电平移位模块400的结构。本实施例中，电平移位模块400连接在第一主源跟随器100和第一辅源跟随器200之间，电平移位模块400用于增加输出电平移位。其中，主、第一辅源跟随器200不限于PMOS管或NMOS管，第一辅源跟随器200的MOS管数量也不限。另外，本实施例中的方案可以与实施例五的方案组合使用。图7示出的例子中，直流电平移位模块400为电阻R1，串接在第一主源跟随器100的PMOS管PM1和第一辅源跟随器200的PMOS管PM0之间。能够解决单靠PMOS管PM1管会使得输出电平移位不够，这个时候增加电平移位模块400可以进一步增加直流电平移位，同时不影响信号质量。在其他实施方式中，电阻可以替换为一个电路模块，不管这个电路模块的具体实现，只要它的功能是增加直流电平移位，同时不影响信号质量，那么就是属于本方案的保护范围。必须指出的是，如上述，虽然图6、7是以2级MOS源跟随器串联结构为例说明，而对于多级MOS源跟随器串联结构均是适用的，在这些结构中插入电平移位模块，均属于保护范围。请继续参阅图2，以下将以输入缓冲单元10中的第一晶体管和第二晶体管为PMOS管，且第一辅源跟随器200为一个PMOS管为例说明相关原理。具体地，前置放大器的核心部分采用了2个PMOS管PM0和PM1以及一个第一电流源Iss。因此从结构上看，这两个PMOS管PM0和PM1都是构成了源跟随器，但其输入并联在一起，输出“串联”在一起。PMOS管PM1构成主源跟随器，PMOS管PM0构成辅源跟随器；PMOS管PM0的存在对PMOS管PM1进行了线性化处理，使得PMOS管PM1的线性度大幅提高，而输出信号vbuffer正是由PMOS管PM1产生。正是由于这种巧妙的连接关系，才使得线性度大幅提高，增益精确度大幅提高，而其它方面性能如输出阻抗、噪声、功耗、电压裕度的消耗与普通单个PMOS管源跟随器相当。这在模拟电路设计领域中是非常罕见的现象，因为在模拟电路设计领域中，充满了各种折中tradeoff，通常一种电路架构比另一种在某方面性能优秀时，往往是以牺牲其它方面性能为代价换来的。在图2结构中，PMOS管PM0和PMOS管PM1需要精细的设计和选取尺寸，以保证让2个MOS都工作在饱和区，而这是这个结构发挥应有效果的基本要求。让PMOS管PM0工作在饱和区非常轻松，难点在于让PMOS管PM1工作于饱和区，它必须满足：|Vds1|≥|Vgs1|-|Vth1|+margin其中，Vds1、Vgs1、Vth1、margin分别为PMOS管PM1的漏源电压、栅源电压、阈值电压、电压裕量，margin一般来说取100～200mV左右。假设输入信号vin的共模电平为0，上式进一步写为：vbuffer-vt≥vbuffer-|Vth1|+margin进一步为：|Vth1|≥Vt+margin由于vt＝|Vgs0|＝|Vth0|+Vod0，vt为PMOS管PM1的漏极和PMOS管PM0的源极共接点电压，Vgs0、Vth0、Vod0为PMOS管PM0的栅源电压、阈值电压、过驱动电压，因此，上式进一步写为：|Vth1|-|Vth0|≥Vod0+margin≈Vod0+100mV这意味着PMOS管PM1的阈值电压必须比PMOS管PM0的阈值电压大Vod0+margin，即至少在100mV以上。为了实现这个目标，至少有2种可行的解决方案：第一种：工艺一般会提供多种阈值MOS管的选项。可以选择PM1为高阈值管MOS管，PM0为低阈值管MOS管，这可以轻松实现目标。第二种：通过精细和巧妙的尺寸设计实现。让PMOS管PM0的WLW为导电沟道的宽度，L为导电沟道的长度足够大，使其工作在亚阈值区域，这时Vod0会非常小例如50mV。同时让PMOS管PM0的L取当前工艺下的最小长度例如对于0.35umCMOS工艺，取L＝0.35um，而L最小通常带也来了较小的阈值电压。另外，让PMOS管PM1的WL尽可能小，同时L取当前工艺下尽可能大例如对于0.35umCMOS工艺，取L＝4um，这样PMOS管PM1的Vod1足够大，自身的沟道长度调制效应足够小，线性度也尽可能好。而PMOS管PM1较大的L通常也带来了较大的阈值电压。就这样，通过让|Vth1|尽可能大，让|Vth0|尽可能小，让Vod0尽可能小，使得上式满足，于是发挥了本方案结构带来的效果，进一步使线性度更好。接下来进一步分析，为什么本方案所提出结构能够大幅度提高线性度和增益精确度，需要通过对比分析考察这个问题。图8是传统的单PMOS管构成的源跟随器结构的输入缓冲单元10，衬底接源极。其输入到输出的增益为：其中gm为PMOS管PM1的跨导，gds为PMOS管PM1的输出本征导纳。gmgds称为MOS管的本征增益，通常这个值在100左右，也就是说gds≈gm100，相比gm通常可以忽略不计，因此Av约等于1。如果用于高精度和高线性度的场合，gds的影响就不能忽略了。gds影响表征的是沟道长度调制效应，在这个结构中，gds完全决定了增益的精度和线性度。注意到gds的定义：因此gds是vdsMOS管的漏源电压的函数。对于图8的源跟随器来说，由于vds＝vbuffer-0≈vin，所以由于gds的影响，增益Av实际上仍然是输入信号的弱函数：这就是非线性，于是谐波失真就产生了。在典型CMOS工艺上设计和仿真结果显示，这种传统的单PMOS管构成的源跟随器结构的输入缓冲单元10，2次谐波和3次谐波的分量很难低于-80dBc，这就意味着基于这种单PMOS管源跟随器结构输入缓冲单元10的测量系统，有效位数精度指标，定义为ENOB＝SNDR-1.766.02至多在13bits左右，而这对于高精度应用场合来说，是远远不够的。通过对图8的分析，我们知道了瓶颈在于gds。我们提出的专利方案正是几乎完全消除了gds的影响。如图9所示，输入信号vin通过2个源跟随器，分别产生vbuffer和vt。我们把PMOS管PM1称为第一主源跟随器100，PMOS管PM0称为第一辅源跟随器200。vbuffer和vt几乎都精确等于输入信号vin，误差的量级就是谐波分量在-80dBc左右，也就是信号本身的万分之一左右。另外，注意到PMOS管PM1，其vds＝vbuffer-vt≈vin+ovin-[vin+ovin]＝ovin≈0这里采用了数学上记号，小o表示“远小于”，例如ovin表示远小于vin的量。因此，PMOS管PM1的源极和漏极是同步跟随输入信号摆动，但就其差值而言，几乎为0波动也就是在输入信号的万分之一左右，因此感觉不到vds的变化。既然感觉不到vds的变化，那么PMOS管PM1管的gds也就几乎等于0。因此，对于本申请的电路结构：非线性分量大幅减小，因此大幅降低了谐波失真。在同样的CMOS工艺上设计和仿真结果显示，采用本申请的所提出的新的源跟随器结构的输入缓冲单元10，2次谐波和3次谐波的分量可以做到-120dBc，意味着基于这种源跟随器的输入缓冲单元10的测量系统，有效位数最高可以达到接近20bits的水平，对于高精度应用场合，足够了通常16bits左右比较常见。另一方面要考量的指标是增益精度，这对于高精度测量系统来说，同样是至关重要的。实际中，信号处理链路中的每一级缓冲隔离、放大、滤波、模数转换….都会引入增益，而每一级的增益都会受到PVT工艺偏差、电源波动、温度的影响，往往非常复杂甚至难以精确刻画。在PVT的影响中：通常电源波动V的影响可以通过设计来解决，例如置于LDOLowDropoutRegulator，低压差线性稳压器下让V保持恒定。通常工艺偏差P的影响通过芯片整机出厂前的标定环节来解决。所谓标定，就是把芯片整机出厂前的增益值Av0记下来，存入芯片的非易失性存储器中，称为标定。正常使用时，用Av0对实际增益Av进行校准。通过这种方式，消除了片与片之间的工艺差异；而温度T的影响，须通过优秀的设计水平和巧妙的电路结构让电路的增益变得对温度不敏感。对于图8所示的传统的单PMOS管构成的源跟随器结构输入缓冲单元10来说，其增益为：其中gdsPVT和gmPVT都是随温度剧烈变化的量，从-40℃到+85℃范围，gdsPVTgmPVT变化量往往高达2倍以上。如之前，gdsgm的典型值大概为1％，Av典型值约为0.99；但如果考虑到gdsgm的随温度变化后，Av随温度的变化高达1％以上，这带来了很大的测量误差，使得高精度测量系统变得不再精确。由于gdsPVTgmPVT不仅跟T有关系，还跟P有关系，这意味着对于每一颗芯片，gdsPVTgmPVT的温度曲线可能都不一样，使得考虑做温度补偿的想法变得不可实施需要对每一颗做温度补偿，代价是极其昂贵的。但是，对于本申请提出的专利方案，其增益为：其中假设x本身的值大约为1％，全温度范围内变化大约也是1％。如之前，ox是一个比x还小40dB左右大约100倍的量，因此ox本身的值大约为0.01％，而全温度范围内变化大约也是0.01％量级左右，折算成温度系数大约8ppm℃，从目前可以查到的文献看，这属于最顶级的水平，满足绝大部分高精度测量系统的应用。本申请将2个MOS管构成的源跟随器，输入端并联在一起，输出端“串联”在一起。其中一个MOS管作为第一主源跟随器100，另一个或多个MOS管作为第一辅源跟随器200，输出取自第一主源跟随器100。第一辅源跟随器200的作用是消除第一主源跟随器100的沟道长度调制效应，从而大幅度提高输入缓冲单元10的线性度和增益精度。为了让主、第一辅源跟随器200的MOS管都工作在饱和区，采用的设计方法：其一是采用多阈值管的设计方法；其二是采用更加富有技巧的管子尺寸选取方法。这两种方法在前面有详细描述。本申请的输入缓冲单元10和集成电路线性度极好，增益极为精确；输入信号不需要提供额外偏置电压vbias传感器可以直接取地作为共模信号；电路极其简单，且与CMOS工艺完全兼容，无需特殊器件；阻抗隔离输入为高阻抗，输出为低阻抗；其它方面性能如噪声、功耗、电压裕度的消耗与普通单MOS管源跟随器结构相当。这在电路设计领域中是非常罕见的现象。在电路设计领域中，充满了各种折中tradeoff，一种电路架构比另一种在某方面性能优秀，往往是以牺牲其它方面性能为代价换来的。关于增益放大单元20的实施例如下：第一种实施例：请参阅图2和图4，增益放大单元20包括第一运算放大器A0、第一分压器R11以及第二分压器R12，第一运算放大器A0的正相输入端作为增益放大单元20的第一输入端，第一分压器R11的一端与第一运算放大器A0的输出端连接，第一分压器R11的另一端连接与第一运算放大器A0的反相输入端和第二分压器R12的一端，第二分压器R12的另一端作为增益放大单元20的第二输入端，第一运算放大器A0的输出端作为增益放大单元20的输出端。本实施例中，整个前置放大器的增益为：通过改变分压器R11和R12的比例，即可以实现想要的增益，分压器R11和R12可以为电阻、电容、电感、半导体晶体管中至少一种构成的电路。本实施例中，第二级增益级由于采用了运放闭环反馈的形式，因此其线性度和增益精度较好。只要运放A1的开环增益做的足够高，那么增益级的线性度和增益精度都可以做的非常好。第二种实施例：请参阅图6，增益放大单元20包括运算放大器A1、第一电阻R13以及第二电阻R14，第一电阻R13的第一端作为增益放大单元20的第一输入端，第一电阻的R13第二端连接运算放大器A1的反相输入端，运算放大器A1的正相输入端作为增益放大单元20的第二输入端，第二电阻R14连接在运算放大器A1的反相输入端和输出端之间，运算放大器A1的输出端作为增益放大单元20的输出端。本实施例中，将增益级改为反相比例放大器，这个结构的增益公式为：此外，本申请还提供了一种用于产生上述偏置电压vbias的偏置电压vbias产生单元30。其可用于为前述各个实施例的前置放大器提供偏置电压vbias。请参阅图10，偏置电压vbias产生单元30包括同向或反向串联在电源和公共电位之间的第二电流源Iss1、由第三晶体管PM1s构成的第二主源跟随器301以及由至少一个第四晶体管PM0s构成的第二辅源跟随器302，以及缓冲驱动电路A2；第三晶体管PM1s和第四晶体管PM0s的栅极共接公共电位Vss，第二电流源Iss1和第二主源跟随器301之间的共接点连接缓冲驱动电路A2的输入端，缓冲驱动电路A2的输出端作为偏置电压vbias产生单元30的输出，输出偏置电压vbias。由此可以看出，偏置电压vbias产生单元30中第二电流源Iss1、第二主源跟随器301、第二辅源跟随器302所构成的支路电路结构是与输入缓冲单元10的电路结构相同的，那么偏置电压vbias产生单元30的具体实施方式可以直接采用如上述输入缓冲单元10相同的各种实施方式，而两个单元的器件尺寸则取决于实际需求。而且，在同一个前置放大器电路中，偏置电压vbias产生单元30和输入缓冲单元10可以采用同一种电路结构实施，也可以采用不同的电路结构实施。本实施例中，由第二电流源Iss1、第三晶体管PM1s、第四晶体管PM0s所构成的支路1产生初始偏置电压vbias_src，这个电压是未经过缓冲的，不具有驱动能力。再由初始偏置电压vbias_src经过一个单位增益的缓冲驱动电路A2产生偏置电压vbias。由第二电流源Iss1、第三晶体管PM1s、第四晶体管PM0s所构成的支路1，其连接形式与由第一电流源Iss、第一晶体管PM1、第图晶体管PM0构成的支路2完全一样，但其对应尺寸仅仅只是支路2的1NN是正整数，例如N＝4。需要注意的是本实施例中第三晶体管PM1s、第四晶体管PM0s的输入端接0V，也就是与输入信号vin的共模电平一样如不做特殊说明，本文假设输入信号vin的共模电平为0V。因此在不考虑失配的情况下，初始偏置电压vbias_src的电平值与输出信号vbuffer的共模电平完全一样，使得第二级增益级只放大输出信号vbuffer的交流分量，而不放大输出信号vbuffer的直流分量，这对于第二级增益级的运放A0的工作状态是非常有利的。在电路设计领域，这种设计技巧称为“自复制”技术。请参阅图11和图12，本申请还公开了一种前置差分放大器，包括两个输入缓冲单元10和一个增益放大单元20，每个输入缓冲单元10包括同向或反向串联在电源和公共电位之间的第一电流源Iss、由第一晶体管PM1构成的第一主源跟随器100以及由至少一个第二晶体管PM1构成的第一辅源跟随器200，第一晶体管PM1和第二晶体管PM1的栅极共接作为前置差分放大器的输入vipvin，第一电流源Iss和第一主源跟随器100之间的共接点作为输入缓冲单元10的输出，第一辅源跟随器200用于消除第一主源跟随器100的沟道长度调制效应；增益放大单元20的第一输入端vbf_p、第二输入端vbf_n分别与两个输入缓冲单元10的输出连，增益放大单元20的两个输出端分别作为前置差分放大器的两个输出端vopvon。两个输入缓冲单元10的具体实施方式可以参照上述实施例一至六及其相关原理说明，这里不再赘述。请参阅图11，在其中一个实施例中增益放大单元20包括第一运算放大器A3、第二运算放大器A4、第一分压元件R21、第二分压元件R22以及第三分压元件R23，第一运算放大器A3的正相输入端作为增益放大单元20的第一输入端vbf_p，第一分压元件R21的一端与第一运算放大器A3的输出端连接，第一分压元件R21的另一端与第一运算放大器A3的反相输入端、第二分压元件R22的一端连接，第二分压元件R22的另一端与第二运算放大器A4的反相输入端、第三分压元件R23的一端连接，第二运算放大器A4的正相输入端作为增益放大单元20的第二输入端vbf_n，第三分压元件R23的另一端与第二运算放大器A4的输出端连接，第一运算放大器A3的输出端作为增益放大单元20的第一输出端vop，第二运算放大器A4的输出端作为增益放大单元20的第二输出端von。本实施例中，前置差分放大器是在图2相关实施例的基础上构成的差分结构，差分电路具有对称性，天生对偶次谐波具有抑制能力，因此有着更为广泛的使用，实际应用中绝大部分放大器电路是以差分或者伪差分的形式出现。图11中的增益放大单元20不是前述增益放大单元20第一种实施例即图2、4所示结构的简单复制加倍，而是进行了合并，将两个分压器R12合并为一个分压元件R22，并省略了偏置电压。正是因为此，这个结构的增益公式也与增益放大单元20第一种实施例有所不同，为：请参阅图12，在其中一个实施例中增益放大单元20包括运算放大器A5、第一分压元件R31、第二分压元件R32、第三分压元件R33以及第四分压元件R34，所述第一分压元件R31的一端作为增益放大单元20的第一输入端vbf_p，第一分压元件R31的另一端与运算放大器A5的正相输入端连接，第二分压元件R32的一端作为增益放大单元20的第二输入端vbf_n，第二分压元件R32的另一端与运算放大器A5的反相输入端连接，第三分压元件R33连接在运算放大器A5的正相输入端和反相输出端之间，第四分压元件R34连接在运算放大器A5的反相输入端和正相输出端之间，运算放大器A5的反相输出端、正相输出端分别作为增益放大单元20的第一输出端von、第二输出端vop。本实施例中，前置差分放大器是在图2实施例中的输入缓冲单元10和图6实施例中的增益放大单元20基础上构成的差分结构，其中增益放大单元20为差分结构的反相比例放大器，这个也不是图2实施例中的输入缓冲单元10和图6实施例中的增益放大单元20结构的简单复制加倍，而是基于单个全差分输入输出的运算放大器A5构成，并省略了偏置电压。必须指出的是，上述前置差分放大器的两个输入缓冲单元10虽然以2级PMOS串联结构为例说明，实际上对于包括但不限于实施例一至六的所有结构，均可以构成差分电路，这些都属于本申请的保护范围。另外，所述的分压元件可以为电阻、电容、电感、晶体管等至少一种构成的电路。本申请还提供了一种包括上述前置放大器10的集成电路。本申请所采用了上述的输入缓冲器结构，大幅度提高了线性度和增益精度。在典型CMOS工艺上设计和仿真结果显示，传统的单PMOS管构成的源跟随器结构输入缓冲器，2次谐波和3次谐波的分量很难低于-80dBc，增益随温度的变化高达±1％，这对于高精度应用场合来说，是远远不够的。而采用本申请中的这种输入缓冲器结构，2次谐波和3次谐波的分量可以做到-120dBc，增益随温度的变化低至±0.01％，对于绝大部分高精度系统足够了。最重要的是，这是在纯CMOS工艺上实现的，无需任何特殊器件，无需昂贵的BiCMOS工艺的支持。以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

权利要求：1.一种前置放大器，包括输入缓冲单元和增益放大单元，其特征在于：所述输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为前置放大器的输入，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲单元的输出，所述第一辅源跟随器用于消除所述第一主源跟随器的沟道长度调制效应；所述增益放大单元的第一输入端与所述输入缓冲单元的输出连接，所述增益放大单元的第二输入端连接偏置电压，所述增益放大单元基于所述偏置电压对所述输入缓冲单元输出的信号增益放大后输出放大信号。2.如权利要求1所述的前置放大器，其特征在于，所述输入缓冲单元还包括用于增加输出电平移位的电平移位模块，其中：所述电平移位模块连接在所述第一电流源和所述第一主源跟随器之间，所述电平移位模块与所述第一电流源之间的共接点作为所述输入缓冲单元的输出；和或所述电平移位模块连接在所述第一主源跟随器和所述第一辅源跟随器之间。3.如权利要求1所述的前置放大器，其特征在于，所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述第一电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间；或所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述第一电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。4.如权利要求1至3任一项所述的前置放大器，其特征在于，所述第一晶体管和所述第二晶体管均工作在饱和区；所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。5.如权利要求4所述的前置放大器，其特征在于，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压关系为：|Vth1|-|Vth0|≥|Vod0|+margin；其中，Vth1为所述第一晶体管的阈值电压，Vth0为所述第二晶体管的阈值电压，Vod0为所述第二晶体管的过驱动电压，margin为电压裕量。6.如权利要求1所述的前置放大器，其特征在于，所述增益放大单元包括第一运算放大器、第一分压器以及第二分压器，所述第一运算放大器的正相输入端作为所述增益放大单元的第一输入端，所述第一分压器的一端与所述第一运算放大器的输出端连接，所述第一分压器的另一端连接于所述第一运算放大器的反相输入端和所述第二分压器的一端，所述第二分压器的另一端作为所述增益放大单元的第二输入端，所述第一运算放大器的输出端作为所述增益放大单元的输出端。7.如权利要求1所述的前置放大器，其特征在于，所述增益放大单元包括第一运算放大器、第一电阻以及第二电阻，所述第一电阻的第一端作为所述增益放大单元的第一输入端，所述第一电阻的第二端连接所述运算放大器的反相输入端，所述运算放大器的正相输入端作为所述增益放大单元的第二输入端，所述第二电阻连接在所述运算放大器的反相输入端和输出端之间，所述运算放大器的输出端作为所述增益放大单元的输出端。8.如权利要求1、6或7所述的前置放大器，其特征在于，还包括偏置电压产生单元，所述偏置电压产生单元包括同向或反向串联在电源和公共电位之间的第二电流源、由第三晶体管构成的第二主源跟随器以及由至少一个第四晶体管构成的第二辅源跟随器，以及缓冲驱动电路；所述第三晶体管和所述第四晶体管的栅极共接公共电位，所述第二电流源和所述第二主源跟随器之间的共接点连接所述缓冲驱动电路的输入端，所述缓冲驱动电路的输出端作为所述偏置电压产生单元的输出，输出所述偏置电压。9.一种前置差分放大器，其特征在于，包括两个输入缓冲单元和一个增益放大单元，每个输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为前置差分放大器的输入，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲单元的输出，所述第一辅源跟随器用于消除第一主源跟随器的沟道长度调制效应；所述增益放大单元的第一输入端、第二输入端分别与两个所述输入缓冲单元的输出连接，所述增益放大单元的两个输出端分别作为前置差分放大器的两个输出端。10.如权利要求9所述的前置差分放大器，其特征在于，所述增益放大单元包括第一运算放大器、第二运算放大器、第一分压元件、第二分压元件以及第三分压元件，所述第一运算放大器的正相输入端作为所述增益放大单元的第一输入端，所述第一分压元件的一端与所述第一运算放大器的输出端连接，所述第一分压元件的另一端与所述第一运算放大器的反相输入端、所述第二分压元件的一端连接，所述第二分压元件的另一端与所述第二运算放大器的反相输入端、所述第三分压元件的一端连接，所述第二运算放大器的正相输入端作为所述增益放大单元的第二输入端，所述第三分压元件的另一端与所述第二运算放大器的输出端连接，所述第一运算放大器的输出端作为所述增益放大单元的第一输出端，所述第二运算放大器的输出端作为所述增益放大单元的第二输出端。11.如权利要求9所述的前置差分放大器，其特征在于，所述增益放大单元包括第一运算放大器、第一分压元件、第二分压元件、第三分压元件以及第四分压元件，所述第一分压元件的一端作为所述增益放大单元的第一输入端，所述第一分压元件的另一端与所述第一运算放大器的正相输入端连接，所述第二分压元件的一端作为所述增益放大单元的第二输入端，所述第二分压元件的另一端与所述第一运算放大器的反相输入端连接，所述第三分压元件连接在所述第一运算放大器的正相输入端和反相输出端之间，所述第四分压元件连接在所述第一运算放大器的反相输入端和正相输出端之间，所述第一运算放大器的反相输出端、正相输出端分别作为所述增益放大单元的第一输出端、第二输出端。12.一种集成电路，其特征在于，包括如权利要求1至8任一项所述的前置放大器。

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