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申请/专利权人：德克萨斯仪器股份有限公司

摘要：本申请公开一种带有注入式背栅的集成JFET结构。一种半导体器件100，其含有具有沟道层114的JFET112，沟道层114在衬底102中具有第一导电类型。JFET112具有在沟道114下方的具有第二相反导电类型的背栅116。背栅116与沟道层116横向对准。通过在半导体器件100的衬底102上方形成沟道掩模来形成半导体器件100，该沟道掩模暴露用于沟道掺杂剂的区域。当沟道掩模在适当位置时，沟道掺杂剂注入到由沟道掩模暴露的区域中的衬底102中。当沟道掩模在适当位置时，背栅掺杂剂注入到衬底102中，使得所注入的沟道掺杂剂与所注入的沟道掺杂剂横向对准。

主权项：1.一种半导体器件，包括：衬底，其包含半导体材料，所述衬底具有顶表面；和结型场效应晶体管即JFET，包括：沟道层，其设置在所述衬底中具有第一导电类型，所述沟道层具有第一横向边界；以及背栅，其具有第二相反导电类型，所述背栅设置在与所述顶表面相对的所述沟道层下方的所述衬底中，所述背栅具有第二横向边界；其中，所述第二横向边界在所述第一横向边界周围以相等距离延伸超过所述第一横向边界，或者所述第二横向边界在所述第一横向边界周围以相等距离从所述第一横向边界凹陷，所述距离小于所述背栅的峰值掺杂剂浓度的深度。

全文数据：带有注入式背栅的集成JFET结构技术领域[0001]本发明涉及半导体器件领域。更具体地，本发明涉及半导体器件中的结型场效应晶体管JFET。背景技术[0002]—些半导体器件含有具有顶栅和背栅的结型场效应晶体管JFET，以提供对JFET沟道电阻的适当控制。背栅可以由具有与JFET沟道相反导电类型的掩埋层埋层提供;掩埋层可以与在半导体器件中提供其他功能的其他掩埋层诸如用于垂直双极结型晶体管的集电极或用于高压晶体管的隔离层同时形成。很多情况下，掩埋层的深度由垂直双极结型晶体管或用于高压晶体管的隔离结构的要求决定，并且比用于最佳JFET性能所要求的更深特别是对于低压JFET。发明内容[0003]以下呈现简化的发明内容以便提供对本发明一个或更多个方面的基本理解。本发明内容未详尽地综述本发明，且既不旨在确定本发明的关键或重要要素，也不描绘本发明的范围。而是，该发明内容的主要目的在于以简化形式呈现本发明的一些概念，以作为稍后呈现的更具体说明的开始。[0004]半导体器件含有具有沟道层的JFET，沟道层在半导体器件的衬底中具有第一导电类型。JFET具有在沟道层上方的顶栅，和在沟道下方的具有第二相反导电类型的背栅。沟道层包含在JFET的源极和漏极之间具有均匀横向分布的第一导电类型的沟道掺杂剂。背栅包含具有在沟道层下方均匀横向分布的第二导电类型的背栅掺杂剂。背栅与沟道层横向对准。[0005]通过在半导体器件衬底上方形成沟道掩模来形成半导体器件，该沟道掩模暴露用于沟道掺杂剂的区域。当沟道掩模在适当位置时，沟道掺杂剂注入implant到由沟道掩模暴露的区域中的衬底中。当沟道掩模在适当位置时，背栅掺杂剂注入到衬底中，使得所注入的沟道掺杂剂与所注入的沟道掺杂剂横向对准。附图说明[0006]图1是示例半导体器件的横截面图。[0007]图2A到图2E是含有在示例形成方法的阶段中描绘的JFET的半导体器件的横截面图。[0008]图3A到图3G是含有在示例形成方法的阶段中描绘的JFET的另一个半导体器件的横截面图。、[0009]图4是含有示例JFET的进一步的半导体器件的横截面图。[0010]图5A到图5C是含有在形成方法的阶段中描绘的JFET的另一个示例半导体器件的剖面。具体实施方式[0011]参考附图描述本发明。附图未按比例绘制且附图仅被提供用于例示本发明。以下参考用于例证的示例应用描述本发明的数个方面。应当理解，陈述多个具体细节、关系和方法来促进理解本发明。然而，相关领域的技术人员将容易地认识到，可以在没有一个或更多个具体细节的情况下或借助其他方法的情况下实践本发明。在其他情况下，熟知的结构或操作将不具体示出，以免千扰本发明。本发明不受动作或事件的例示顺序限制，因为一些动作可按照不同顺序发生和或与其他动作或事件同时发生。此外，并非需要所有例示的动作或事件来实现根据本发明的方法。[0012]半导体器件具有包括含硅诸如晶体硅、硅锗或碳化硅半导体材料的衬底。半导体器件含有半导体材料的JFEToJFET具有带有第一导电类型的沟道层、在沟道层上方的顶栅和在沟道层下方的具有第二相反导电类型的背栅。沟道层包括在JFET的源极和漏极之间具有均匀横向分布的第一导电类型的沟道掺杂剂。背栅包括具有在沟道层下方均匀横向分布的第二导电类型的背栅掺杂剂。背栅与沟道层横向对准。[0013]就本公开的目的而言，短语“横向对准”被理解为意指背栅的横向边界具有与沟道层的横向边界相同的形状，并且背栅横向边界直接设置在沟道层横向边界的下方。此外，短语“横向对准”被理解为包括这种情况，其中背栅横向边界在沟道层横向边界周围以相等距离从沟道层横向边界凹陷或延伸超过沟道层横向边界，该距离小于背栅的峰值掺杂剂浓度的深度。[00M]就本公开的目的而言，术语“第一导电类型的掺杂剂”和术语“第二导电类型的掺杂剂”被理解为意指分别在半导体材料中提供第一导电类型的掺杂剂和提供第二导电类型的掺杂剂。例如，对于其中第一导电类型是n型且第二导电类型是p型的情况，磷和砷是第一导电类型的掺杂剂，因为它们在半导体材料中提供n型导电性，而硼是第二导电类型的掺杂剂，因为它在半导体材料中提供P型导电性。[0015]通过在半导体器件的衬底上方形成用于离子注入工艺的沟道掩模来形成半导体器件。沟道掩模使用于沟道层的区域暴露。当沟道掩模在适当位置时，沟道掺杂剂注入到由沟道掩模暴露的区域中的衬底中。当沟道掩模在适当位置时，背栅掺杂剂注入到衬底中，使得所注入的沟道掺杂剂与所注入的沟道掺杂剂横向对准。如上所述，随后将衬底退火以激活注入的掺杂剂，以形成具有沟道掺杂剂的沟道层和具有背栅掺杂剂的背栅。[0016]图1是示例半导体器件的横截面图。在本示例中，半导体器件100具有包括p型晶体硅基底层104的衬底102。基底层104可为例如硅晶片的部分。衬底102还包括设置在基底层104上的含硅半导体材料的第一n型外延层106。第一n型外延层106可为例如3微米至8微米厚。衬底102还包括设置在第一n型外延层106上的含硅半导体材料的第二n型外延层108。第二n型外延层108可为例如3微米至6微米厚，并且可以具有1Xl〇15cm3至1X1016Cnf3的平均掺杂剂密度。P型掩埋层110设置在用于示例JFET112的区域中的在第一n型外延层106和第二n型外延层108之间的边界处。掩埋层110向上延伸到第二n型外延层1〇8,并向下延伸到第—n型外延层106中，并且可为例如2微米至5微米厚，其平均掺杂剂密度为IXl〇18cnf3至IX1019cnT3。半导体器件100可以在附加部件例如，作为垂直PNP双极结型晶体管中的掩埋集电极，或作为P沟道金属氧化物半导体PM0S晶体管的隔离层的部分）中含有附加p型掩埋层。可以选择第二n型外延层108的厚度从而为附加部件提供期望的结构。[0017]JFET112包括在第二n型外延层108中的掩埋层110上方的n型沟道层114。沟道层114的平均掺杂剂密度可为例如1X1015Cnf3至1X1016cnf3。在本示例中，沟道层114可以被第二n型外延层108横向包围。JFET112还包括在沟道层114下方的p型背栅116。背栅116设置在掩埋层110上方并且与其接触。背栅116的横向边界118与沟道层114的横向边界120横向对准。如图1所示，第二n型外延层108的薄层可以设置在沟道层114和背栅116之间。另选地，背栅116的顶表面可以接触沟道层114的底表面。可以选择沟道层114的厚度和掺杂剂密度以提供用于JFET112的沟道电阻和跨导的期望值;沟道层114的所选择厚度可以显著小于掩埋层110的顶表面的深度。使背栅116与掩埋层110分开可以有利地为JFET提供有效背栅控制，以获得期望的沟道电阻值和跨导值。可以选择背栅116的掺杂剂密度，以提供在背栅116的耗尽depletion和背栅116与沟道层114之间的pn结的电容之间的期望平衡。掩埋层110的低薄层电阻有利地为背栅116提供均匀电压。[0018]p型顶栅122设置在沟道层114的中心部分上方的衬底102中。在本示例中，顶栅122为延伸到衬底102的顶表面124的重掺杂p型区。顶栅122可以与半导体器件100中的PM0S晶体管的源极区和漏极区或垂直PNP双极结型晶体管的发射极同时形成。n型源极126设置在与顶栅122相邻的沟道层114的一端上方的衬底中。n型漏极128设置在与顶栅相邻并且与源极126相对的沟道层114的相对端上方。在本示例中，源极126和漏极128是延伸到衬底102的顶表面124的重掺杂n型区，并且可以与半导体器件100中的n沟道金属氧化物半导体NM0S晶体管的源极区和漏极区同时形成。[0019]背栅触点130设置在衬底102中，接触掩埋层110并延伸到衬底102的顶表面124。通过背栅触点130和掩埋层110提供从衬底102的顶表面到背栅116的电耦合。如图1所示，背栅触点130可以包括含有重掺杂p型半导体材料的下沉区（sinker。在本示例中，为了增加JFET112的击穿电压，沟道层114不延伸到背栅触点130的重掺杂p型半导体材料。第二n型外延层108的n型半导体材料可以设置在沟道层114的横向边界和背栅触点130之间。在本示例中，如图1所示，第二n型外延层108的n型半导体材料也可以设置在背栅116的横向边界118和背栅触点13〇之间。用于背栅触点130例如深沟槽触点结构）的其他结构在本示例的范围内。[0020]如图1所示，JFETII2具有线性构型，其中顶栅122、源极126和漏极128被构造成平行条。JFET112的其他构型例如闭环构型在本示例的范围内。金属硅化物132可以形成在顶栅122、源极126和漏极I28及背栅触点130中在衬底102的顶表面124处。在本示例中，顶栅122、源极1况和漏极I28以及背栅触点1：3〇上的金属硅化物132由电介质材料的硅化物阻挡层134分开。用于使金属娃化物132诸如场氧化物分开的其他结构在本示例的范围内。[0021]图2A到图此是含有在示例形成方法的阶段中描绘的JFET的半导体器件的横截面图。参考图2A，半导体器件2〇0形成在可为例如半导体晶片的衬底202中。在本示例中，衬底202包括p型晶体硅基底层204。含硅半导体材料的第一n型外延层206通过第一外延工艺形成在基底层204上。在第一外延工艺期间，第一n型外延层2〇6可以掺杂有磷。p型掺杂剂诸如硼注入到第一n型外延层206中，该第一n型外延层206在用于JFET212的区域中的重掺杂p型掩埋层210的区域中。热驱动操作（例如90TC下20分钟至40分钟）可激活并扩散第一n型外延层206中注入的p型掺杂剂。含硅半导体材料的第二11型外延层2〇8通过第二外延工艺形成在第一n型外延层2〇6上。第二n型外延层208可为例如3微米至6微米厚。第二n型外延层208也可以在第二外延工艺期间掺杂有磷，以具有平均掺杂剂密度〖x10i5cm-3至丨x10i6cm_3。第二外延工艺使得注入的p型掺杂剂进一步向下扩散到第一n型外延层206中并向上扩散到第二n型外延层2〇8中。可以应用另一种热驱动工艺以进一步将注入的p型掺杂剂扩散，以形成具有期望厚度的掩埋层210。可以在半导体器件200中与掩埋层210同时形成附加的p型掩埋层。[0022]可以在衬底202的顶表面224处在第二n型外延层208上方形成衬垫pad氧化物层236,以在随后工艺步骤期间保护顶表面224。衬垫氧化物236可为例如10纳米至50纳米厚，并且可以通过热氧化工艺形成。下沉区掩模238形成在衬底202的顶表面224上方和在衬垫氧化物层236上方。下沉区掩模MS可以包含通过光刻工艺形成的光致抗蚀剂，或者可以包含硬掩模材料诸如二氧化硅和或氮化硅。下沉区掩模238使与用于p型下沉区的JFET212的区域相邻的区域暴露，该P型下沉区与掩埋层210电连接。下沉区掩模238可以暴露用于半导体器件200中的其他下沉区的区域。p型掺杂剂240例如硼）在一种或更多种相应注入能量下以一种或更多种剂量注入到由下沉区掩模238暴露的区域中的衬底202中，以形成下沉注入区242。[0023]随后去除下沉区掩模2：38。可以通过使用氧自由基的灰化工艺，然后由湿法清洗工艺去除下沉区掩模238中的有机材料。下沉区掩模238中的二氧化硅可以通过氢氟酸的稀水溶液去除。下沉区掩模23S中的氮化硅可以通过使用氟自由基或磷酸水溶液的等离子体蚀刻来去除。[0024]参考图2B，热驱动工艺激活并且扩散在图2A的下沉注入区242中的所注入的p型掺杂剂以形成用于JFET212的p型背栅触点230。背栅触点230与掩埋层210电连接并且延伸到衬底202的顶表面224。热驱动工艺可以包括例如在i〇〇TC至115TC下进行200分钟至300分钟。在热驱动期间，附加氧化物可以形成在顶表面224处。[0025]参考图2C，沟道掩模244形成在衬底2〇2的顶表面224上方。沟道掩模244使用于JFET212的沟道层的区域暴露。例如参考图丨所讨论的，由沟道掩模244暴露的区域从背栅触点23〇凹陷，使得随后形成的沟道层与背栅触点mo分开。沟道掩模244可以包含光致抗蚀剂，或者可以包含硬掩模材料。n型掺杂剂246诸如磷注入在由沟道掩模244暴露的区域中的衬底202中，以形成沟道注入区248。可以在400千电子伏特keV至650keV的能量下例如以1Xl〇12cm_2至4Xl〇12cm-2的剂量注入n型掺杂剂246Qn型掺杂剂246可任选地在两种或更多种相应能量下以两种或更多种剂量注入，以获得所注入的!!型掺杂剂246在沟道注入区248中的更均匀垂直分布。[0026]参考图2D，p型掺杂剂250诸如硼注入到在由沟道掩模244暴露的区域中的衬底202中，以在沟道注入区248下方和掩埋层21〇上方形成背栅注入区252。可以在800keV至l2〇OkeV的能量下例如以lXl〇13cm-2至lxl〇i5cm_2的剂量注入p型掺杂剂25〇jp型掺杂剂25〇可以在两种或更多种相应能量下以两种或更多种剂量注入，以提供所注入的p型掺杂剂25〇从沟道注入区248的底部到掩埋层21〇的顶部的更均匀垂直分布。[0027]在本示例的可替代版本中，背栅注入区252可以在沟道注入区248之前形成。与使用独立掩模的工艺相比，用沟道掩模244形成背栅注入区252和沟道注入区248可有利地减少半导体器件200的制造成本。随后去除沟道掩模244,例如参照图以的下沉区掩模238所描述的。[0028]参考图2E，对衬底202执行热退火操作，该操作激活并且扩散图2D的沟道注入区248中所注入的n型掺杂剂以形成n型沟道层214,并且激活并扩散图2D的背栅注入区252中所注入的P型掺杂剂以形成P型背栅216。背栅216的横向边界218与沟道层214的横向边界220横向对准。在本示例中，沟道层214可以被第二n型外延层208横向包围。第二n型外延层208的N型半导体材料还可以设置在背栅216的横向边界218和背栅触点230之间。例如参考图1所述的，半导体器件200的形成以顶栅、源极和漏极的形成而继续。[0029]图3A到图3G为是含有在示例形成方法的阶段中描绘的JFET的另一个半导体器件的横截面图。参考图3A，半导体器件300形成在衬底302中，例如如参照图2A所描述的。在本示例中，衬底302包括p型晶体硅基底层304。含硅半导体材料的第一n型外延层306通过第一外延工艺形成在基底层304上。含硅半导体材料的第二n型外延层308通过第二外延工艺形成在第一n型外延层306上。重掺杂p型掩埋层310形成在用于JFET312的区域中，与第一n型外延层306和第二n型外延层308之间的边界重叠。可以如参考图2A所述地形成掩埋层31Kp型阱354可形成在用于JFET312的区域中的第二n型外延层308中，从衬底302的顶表面324延伸到掩埋层310〇p型阱354中的平均掺杂剂密度可为例如3X1015cnT3至lX1017cm3。[0030]衬垫氧化物层336可以形成在衬底302的顶表面324处在第二n型外延层308上方。下沉区掩模338形成在衬底302的顶表面324上方和在衬垫氧化物层336上方。下沉区掩模338暴露与用于p型下沉区的JFET312的区域相邻的区域。p型掺杂剂340诸如硼以大于15度的倾斜角度以及旋转角度90度隔开下以四个步骤注入。大倾斜角度的目的在于在掩埋层310处形成比在JFET312的后续形成的沟道层处具有更大宽度的下沉区。所注入的p型掺杂剂340形成下沉注入区342。随后去除下沉区掩模338。[0031]参考图洲，热驱动工艺激活并扩散图3A的下沉区注入区342中所注入的p型掺杂剂，以形成用于JFET312的p型背栅触点330。背栅触点330与掩埋层310电连接并且延伸到衬底302的顶表面324。背栅触点330在与掩埋层310的边界处比在衬底302的顶表面324处更宽。[0032]参考图3C，沟道掩模344形成在衬底302的顶表面324上方。沟道掩模344暴露用于沟道层的JFET312的区域，该沟道层从背栅触点330凹陷，使得随后形成的沟道层与背栅触点330分开。在本示例中，n型掺杂剂346诸如磷）以两种不同能量下的两种剂量注入到由沟道掩模344暴露的区域中的衬底3〇2中，以形成第一沟道注入区348并且形成在第一沟道注入区34S上方的第二沟道注入区356。在本示例中，n型掺杂剂346可以用小于4度的倾斜角度注入，以减少第一沟道注入区348和第二沟道注入区356的横向扩展（spread。11型惨杂剂346的两种剂量的能量可以经选择以获得所注入的n型掺杂剂346在组合的第一沟道注入区348和第二沟道注入区356中的更均匀垂直分布，以及因此在随后形成的沟道层中的更均匀垂直分布。[0033]参考图邪，在本示例中，p型掺杂剂350诸如硼在两种不同能量下以两种剂量注入到在由沟道掩模344暴露的区域中的衬底3〇2中，以形成在掩埋层310上方的第一背栅注入区352并且形成在第一沟道注入区348下方和第一背栅注入区352上方的第二背栅注入区358。在本示例中，每个剂量的p型掺杂剂350可以在大于15度的倾斜角度和以及转角度90度隔开下以四个步骤注入。大倾斜角度的目的在于形成比背栅上方的随后所形成沟道层更宽的JFET312的背栅，其中背栅可能延伸到背栅触点33Lp型掺杂剂350的两种剂量的能量可以经选择以获得所注入的P型掺杂剂350在组合的第一背栅注入区352和第二背栅注入区358中的更均匀垂直分布，以及因此在随后形成的背栅中的更均匀垂直分布。[0034]参考图3E，p型掺杂剂360诸如硼注入到由沟道掩模344暴露的区域中的衬底302中，以形成第一沟道注入区3你和第二沟道注入区356上方的表面skin注入区3624型掺杂剂36〇的剂量可足以提供在随后形成的沟道层上方的p型层。例如，p型掺杂剂360的剂量可为1X1012cm-2至1X1013cm—2。第一沟道注入区348和第二沟道注入区356、第一背栅注入区352和第二背栅注入区358以及表面注入区362可以按任何顺序形成。使用沟道掩模344形成第一沟道注入区348和第二沟道注入区356、第一背栅注入区352和第二背栅注入区358以及表面注入区362可以有利地减少半导体器件300的制造成本。随后去除沟道掩模344。[0035]参考图3F，对衬底302执行热退火操作，该热退火操作激活并且扩散图3E的第一沟道注入区348和第二沟道注入区356中所注入的n型掺杂剂，以形成n型沟道层314。热操作也激活并且扩散图3E的第一背栅注入区352和第二背栅注入区358中所注入的p型掺杂剂，以形成P型背栅316。热操作还激活和扩散在图3E的表面注入区362中所注入的p型掺杂剂，以形成P型表面反转层skininversionlayer364。背栅316的底部接触掩埋层310并且背栅316的顶部向上延伸邻近并且可能接触沟道层314。[0036]背栅316的横向边界318与沟道层314的横向边界320横向对准。在本示例中，如参考图3D所述，由于背栅316的p型掺杂剂以大倾斜角度注入，背栅316的横向边界318在沟道层314的横向边界320周围以相等距离延伸超过沟道层314的横向边界320。背栅316的横向边界318延伸超过沟道层314的横向边界320的距离小于背栅316的峰值掺杂剂密度的深度。在本示例中，沟道层314可以被p型阱354的p型半导体材料横向包围，这可有利地改善JFET312的击穿电压。如图3F所示，背栅316可延伸到背栅触点330,因为背栅316的p型掺杂剂和背栅触点330的p型掺杂剂以大倾斜角度注入，如图3A和图3D所示。[0037]参考图3G，JFET312的p型顶栅322形成在沟道层314的中心部分上方的衬底302中。顶栅322可以通过将p型掺杂剂储如硼）以1X1014cnf2至1X10lscm_2的剂量注入到衬底中而形成。顶栅322可以与半导体器件300中的PM0S晶体管的p型源极和漏极或垂直PNP双极结型晶体管的发射极同时形成。可选的P型下沉触点区366可以与顶栅322同时形成在背栅触点330中。[0038]JFET312的n型源极326和n型漏极328在沟道层314的相对端处的衬底302中形成。源极326和漏极328可以通过将n型掺杂剂诸如磷和砷）以1X1014cnf2至1X1016cnf2的总剂量注入到衬底中而形成。源极326和漏极328可以与半导体器件300中的NM0S晶体管的n型源极和漏极同时形成。[0039]电介质层368可以形成在衬底302的顶表面324上，其暴露顶栅322、源极326和漏极328及下沉触点区366中的区域，以便随后形成金属硅化物。半导体器件300的形成以金属硅化物的形成而继续，随后为金属触点和互连（interconnect的形成。[0040]图4是含有示例JFET的进一步的半导体器件的横截面图。半导体器件400设置在含有P型基底层404的衬底402中和之上，该p型基底层404包括含硅半导体材料。衬底402包括设置在P型基底层404上的含硅半导体材料的p型外延层408。？型外延层408可为例如3微米至6微米厚，并且可以具有lX1015Cm3至lX1016cnT3的平均掺杂剂密度。n型掩埋层410设置在用于JFET412的区域中的p型基底层404和p型外延层408之间的边界处。掩埋层410向上延伸到P型外延层408并且向下延伸到基底层404中。掩埋层410可为例如2微米至5微米厚，其平均掺杂剂密度为1Xl〇18cnf3至1X1019Cnf3。半导体器件400可以在附加部件例如，作为垂直NPN双极结型晶体管中的掩埋集电极，或作为NMOS晶体管的隔离层的部分）中含有附加的类似n型掩埋层。可以选择p型外延层408的厚度从而为附加部件提供期望的结构。[0041]JFET412包括在p型外延层408中的掩埋层410上方的p型沟道层414。沟道层414的平均掺杂剂密度可为例如1Xl〇15cnf3至1X1016cnf3。在本示例中，沟道层414可以被p型外延层40S横向包围。JFET412还包括在沟道层414下方的n型背栅416。背栅416设置在掩埋层410上方并且与其接触。背栅416的横向边界418与沟道层414的横向边界420横向对准。如图4中所描绘的，背栅416的顶表面可接触沟道层414的底表面。另选地，p型外延层408的薄层可以设置在沟道层414和背栅416之间。使背栅4ie与掩埋层410分开可有利地为JFET提供有效的背栅控制，从而获得参考图1所讨论的优点。背栅416的掺杂剂密度可经选择以提供在背栅416的耗尽和背栅416与沟道层414之间的pn结的电容之间的期望平衡。掩埋层410的薄层电阻可调节至低，以有利地为背栅416提供均匀电压。[0042]在本示例中，如图4所描绘的，JFET412可具有闭环构型。p型漏极428设置在沟道层414的中心部分上方的衬底4〇2中。p型源极426设置在沟道层414的横向边界420上方的衬底402中。n型顶栅422设置在沟道层414上方的衬底402中，横向包围漏极428并且由源极426横向包围。在本示例中，如图4所描绘的，漏极428、顶栅422和源极426可以由具有浅沟槽隔离STI构型的场氧化物470横向隔离。[0043]背栅触点430设置在衬底402中，接触掩埋层410并延伸到衬底402的顶表面424。在本示例中，背栅触点430可以包括深沟槽，该深沟槽具有电介质内衬（liner472和n型多晶硅的中心导体474。金属硅化物可随后形成在漏极428、顶栅422和源极426上。场氧化物470有利地阻挡在漏极428、顶栅422和源极426之间形成金属硅化物。[0044]图5A到图5C是含有在形成方法的阶段中描绘的JFET的另一个示例半导体器件的剖面。参考图5A，半导体器件500形成在绝缘体上的硅SOI衬底502中和在其上。SOI衬底502包括单晶硅的基底层504和在基底层504上方的掩埋氧化物层576。掩埋氧化物层576可以主要包含二氧化硅并且可为0.2微米至2微米厚。SOI衬底502还包括设置在掩埋氧化物层576上方的2微米至6微米厚的硅的器件层508。器件层508在用于JFET512的区域中为n型。p型背栅触点530形成在与用于JFET512的区域相邻的器件层508中，从衬底502的顶表面524延伸到掩埋氧化物层576。场氧化物570可以形成在衬底502的顶表面524处，以横向地分开半导体器件500的部件。场氧化物570可以通过硅的局部氧化LOCOS工艺而形成。衬垫氧化物层536可以在衬底502的顶表面524处形成在场氧化物570的元件之间。[0045]沟道掩模544形成在衬底502的顶表面524上方。沟道掩模544使用于JFET512的沟道层的区域暴露。由沟道掩模544暴露的区域可任选地从背栅触点530凹陷，使得随后形成的沟道层与背栅触点530分开。沟道掩模544可以包含光致抗蚀剂，或者可以包含硬掩模材料。n型掺杂剂546诸如磷注入在由沟道掩模544暴露的区域中的衬底502中，以形成沟道注入区548。!!型掺杂剂546可任选地在两种或更多种相应能量下以两种或更多种剂量注入，以获得所注入的n型掺杂剂546在沟道注入区548中的期望分布。[0046]参考图5B，p型掺杂剂550诸如硼注入到由沟道掩模544暴露的区域中的衬底502中，以形成沟道注入区548下方和掩埋氧化物层576上方的背栅注入区552。？型掺杂剂550可以在大于15度的倾斜角度以及旋转角度90度隔开下以四个步骤注入。大倾斜角的目的在于形成与背栅触点530电连接的JFET512的背栅。p型掺杂剂550可以在两种或更多种相应能量下以两种或更多种剂量注入，以提供所注入的P型掺杂剂550的期望分布。随后去除沟道掩模544。在本示例的另选版本中，背栅注入区552可以形成在沟道注入区548之前。[0047]参考图5C，对衬底502执行热退火操作，该热退火操作激活并且扩散图5B的沟道注入区548中所注入的n型掺杂剂，以形成n型沟道层514。热退火操作也激活并且扩散图5B的背栅注入区552中所注入的p型掺杂剂，以形成p型背栅516。背栅516的横向边界518接触背栅触点530。背栅516的横向边界518与沟道层514的横向边界520横向对准。在本示例中，沟道层514可以被器件层508的半导体材料横向包围。如本示例中所述地形成JFET512使能够与在SOI衬底502的顶表面524处的背栅516进行电连接，同时维持本文示例中描述的注入式背栅的优点。[0048]JFET512的混合式hybrid顶栅522形成在沟道层514的中心部分上方的场氧化物570上方。顶栅522可以通过对形成在场氧化物570上的多晶硅层进行图案化而形成。顶栅522可以与半导体器件500中的PM0S晶体管和NM0S晶体管的栅极同时形成。[0049]JFET512的n型源极526和n型漏极528在沟道层514的相对端处的衬底502中形成。源极526和漏极528可以通过将n型掺杂剂诸如磷和砷注入到衬底中而形成。可选的p型下沉触点区566可以形成在背栅触点530中。[0050]金属硅化物可以随后形成在漏极528、顶栅522、源极526和下沉触点区566上。场氧化物57〇有利地阻挡在漏极528、源极5况和下沉触点区566之间形成金属硅化物。半导体器件500的形成以金属触点和互连的形成而继续。[0051]虽然上面已经描述了本发明的各种实施例，但是应当理解，它们仅以示例而非限制的方式呈现。在不脱离本发明的精神或范围的情况下，可以根据在本文的公开内容对所公开的实施例进行许多改变。因此，本发明的广度和范围不应受任何上述实施例的限制。相反，本发明的范围应根据所附权利要求及其等同物来限定。

权利要求：1.一种半导体器件，包括：衬底，其包含半导体材料，所述衬底具有顶表面;和结型场效应晶体管即JFET，包括：沟道层，其设置在所述衬底中具有第一导电类型；以及背栅，其具有第二相反导电类型，所述背栅设置在与所述顶表面相对的所述沟道层下方的所述衬底中，其中，所述背栅与所述沟道层横向对准。2.根据权利要求1所述的半导体器件，所述JFET还包括具有所述第二导电类型的掩埋层，所述掩埋层设置在所述背栅下方的所述衬底中并且与所述背栅接触，其中，所述掩埋层横向延伸超过所述背栅。3.根据权利要求1所述的半导体器件，其中，所述第一导电类型是n型，且所述第二导电类型是P型。4.根据权利要求1所述的半导体器件，还包括设置在所述衬底中、延伸到所述顶表面的背栅触点，所述背栅触点电耦合到所述背栅，其中，所述沟道层不延伸到所述背栅触点。5.根据权利要求4所述的半导体器件，其中，具有所述第一导电类型的所述衬底的半导体材料设置在所述沟道层和所述背栅触点之间。6.根据权利要求1所述的半导体器件，所述JFET还包括设置在所述沟道层上方的所述衬底中的具有所述第二导电类型的表面反转层，所述表面反转层与所述沟道层横向对准。7.根据权利要求1所述的半导体器件，其中，所述背栅在所述沟道层的源极侧和漏极侧上以相等距离横向延伸超过所述沟道层。8.根据权利要求1所述的半导体器件，其中，所述JFET还包括具有所述第二导电类型的顶栅，所述顶栅设置在所述沟道层上方的所述衬底中并且延伸到所述衬底的所述顶表面。9.根据权利要求1所述的半导体器件，其中，所述JFET还包括：源极，其设置在所述衬底中具有所述第一导电类型，所述源极从所述衬底的所述顶表面延伸到所述沟道层；以及漏极，其设置在所述衬底中具有所述第一导电类型，所述漏极从所述衬底的所述顶表面延伸到所述沟道层。10.根据权利要求1所述的半导体器件，其中，所述第一导电类型是P型，且所述第二导电类型是n型。11.一种形成半导体器件的方法，包括以下步骤：提供包含半导体材料的衬底；在所述衬底的顶表面上形成沟道掩模，所述沟道掩模暴露用于JFET的沟道层的所述半导体器件的所述JFET的区域；将第一导电类型的掺杂剂注入到在由所述沟道掩模暴露的所述区域中的所述衬底中以形成沟道注入区；将第二相反导电类型的掺杂剂注入到在由所述沟道掩模暴露的所述区域中的所述衬底中以形成背栅注入区；随后去除所述沟道掩模；以及退火所述衬底以激活所述第一导电类型的所述掺杂剂以形成设置在所述衬底中的具有所述第一导电类型的沟道层，并且激活所述第二导电类型的所述掺杂剂以形成设置在所述沟道层下方的所述衬底中的具有所述第二导电类型的背栅。12.根据权利要求11所述的方法，还包括在所述衬底中形成具有所述第二导电类型的掩埋层，其中，所述背栅形成在所述掩埋层上方并接触所述掩埋层。13.根据权利要求11所述的方法，其中所述第一导电类型是n型；所述第一导电类型的所述掺杂剂包括鱗；所述第二导电类型是P型；以及所述第二导电类型的所述掺杂剂包括硼。14.根据权利要求11所述的方法，还包括将所述第二导电类型的掺杂剂注入到所述衬底中以形成延伸到所述顶表面的背栅触点，所述背栅触点电耦合到所述背栅，其中，所述沟道层与所述背栅触点横向分开。15.根据权利要求11所述的方法，其中，所述第二导电类型的所述掺杂剂以小于4度的倾斜角度注入。16.根据权利要求11所述的方法，其中，所述第一导电类型的所述掺杂剂以大于15度的倾斜角度注入。17.根据权利要求11所述的方法，还包括在去除所述沟道掩模之前，将所述第二导电类型的掺杂剂的第二剂量注入到由所述沟道掩模暴露的所述区域中的所述衬底中以形成表面注入区，其中，退火所述衬底激活所述第二导电类型的所述掺杂剂的所述第二剂量以形成具有所述第二导电类型的表面反转层，所述表面反转层设置在所述沟道层上方的所述衬底中。18.根据权利要求11所述的方法，其中，所述第二导电类型的所述掺杂剂在不同能量下以两种剂量注入。19.根据权利要求11所述的方法，还包括：将所述第一导电类型的掺杂剂注入到所述衬底中以同时形成所述JFET的漏极和源极；和将所述第二导电类型的掺杂剂注入到所述衬底中以形成在所述沟道层上方的顶栅。20.根据权利要求11所述的方法，其中所述第一导电类型是p型；所述第一导电类型的所述掺杂剂包括硼；所述第二导电类型是n型；以及所述第二导电类型的所述掺杂剂包括鱗。

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