申请/专利权人：苏州大学

申请日：2022-04-14

公开（公告）日：2024-07-02

公开（公告）号：CN114840170B

主分类号：G06F7/523

分类号：G06F7/523;G06F7/57

优先权：

专利状态码：有效-授权

法律状态：2024.07.02#授权;2022.08.19#实质审查的生效;2022.08.02#公开

摘要：本发明公开了一种基于阻类存储器的2bit和4bit华莱士树型乘法器电路，其中，2bit华莱士树型乘法器电路包括第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路和1个第一异或门电路，其中，所述第一与门电路的输出端分别电性连接到第一异或门电路的一个输入端和第五与门电路的一个输入端，所述第二与门电路的输出端分别电性连接到第一异或门电路的另一输入端和第五与门电路的另一输入端，所述第三与门电路的输出端电性连接到第六与门电路的一个输入端，所述第四与门电路的输出端电性连接到第六与门电路的另一个输入端。本发明能够减少乘法器单元和CP路径长度。

主权项：1.一种基于阻类存储器的2bit华莱士树型乘法器电路，其特征在于，包括第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路和1个第一异或门电路，其中，所述第一与门电路的输出端分别电性连接到第一异或门电路的一个输入端和第五与门电路的一个输入端，所述第二与门电路的输出端分别电性连接到第一异或门电路的另一输入端和第五与门电路的另一输入端，所述第三与门电路的输出端电性连接到第六与门电路的一个输入端，所述第四与门电路的输出端电性连接到第六与门电路的另一个输入端；压缩器电路包括第一全加器、第二全加器、第三全加器、第四全加器、第五全加器、第六全加器、第七全加器、1个半加器和1个第二异或门电路；其中所述第一全加器的一个输出端电性连接到半加器的输入端；所述第二全加器的一个输出端电性连接到半加器的输入端，另一个输出端电性连接到第五全加器的输入端；所述第三全加器的一个输出端电性连接到第五全加器的输入端，另一个输出端电性连接到第六全加器的输入端；所述第四全加器的一个输出端电性连接到第六全加器的输入端，另一个输出端电性连接到第七全加器的输入端；所述第五全加器的一个输出端电性连接到第六全加器的输入端；所述第六全加器的一个输出端电性连接到第七全加器的输入端；所述第七全加器的一个输出端电性连接到第二异或门电路的输入端。

全文数据：

权利要求：

百度查询： 苏州大学 基于阻类存储器的2bit和4bit华莱士树型乘法器电路

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