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申请/专利权人：格罗方德半导体公司

摘要：本发明涉及控制eDRAM深沟槽上方的外延生长以及如此形成的eDRAM，其提供形成eDRAM的多晶硅填充深沟槽的方法。该方法可包括在衬底中形成多个多晶硅填充深沟槽。向该沟槽的上部引入外延抑制掺杂物。接着，在该衬底上方形成多个鳍片，各多晶硅填充深沟槽包括延伸于其上方的相应鳍片。至少在该多晶硅填充深沟槽上方外延生长硅层。该多晶硅填充深沟槽中的该掺杂物用以控制该硅层的该外延生长，以消除或防止在先进技术节点与相邻鳍片和或深沟槽短路。

主权项：1.一种形成嵌入式动态随机访问存储器的方法，包括：在衬底中形成多个多晶硅填充深沟槽；向该多个多晶硅填充深沟槽的上部引入外延抑制掺杂物；在该衬底上方形成多个鳍片，各多晶硅填充深沟槽与延伸于其上方的相应鳍片连接；以及至少在该多晶硅填充深沟槽上方外延生长硅层，其中，外延的该硅层包括与该多晶硅填充深沟槽的该上部的周边基本相同的周边，以及其中，所述外延生长该硅层包括在与各多晶硅填充深沟槽连接并位于其上方的该相应鳍片上生长硅。

全文数据：控制eDRAM深沟槽上方的外延生长以及如此形成的eDRAM技术领域[0001]本发明涉及集成电路制造，尤其涉及控制嵌入式动态随机访问存储器embeddeddynamicrandomaccessmemory;eDRAM的多晶硅填充深沟槽上方的外延生长的方法，以及如此形成的eDRAM。背景技术[0002]集成电路（integratedcircuit;1C技术向更小导线宽度的持续发展不断带来挑战。一种现有技术在绝缘体上半导体衬底上采用“14纳米”线宽对于不同结构，宽度不同；例如，鳍片为约10纳米宽，栅极为20纳米宽）。目前在1C形成期间带来挑战的此技术中的一种结构包括嵌入式动态随机访问存储器eDRAM。尤其，各eDRAM包括与相应finFET晶体管耦接的多晶硅填充深沟槽电容器。该多晶硅填充深沟槽形成于衬底中，且该晶体管形成于该深沟槽上方并与其横向相邻。如所理解的那样，各深沟槽充当电容器，其在与其耦接的晶体管的控制下提供存储器单元。[0003]请参照图1及2,其分别显示示例eDRAM8的部分形成的平面视图及剖视图。如图1中所不，晶体管10作为館式场效应晶体管（fintypefieldeffecttransistor;finFET形成，并因此包括薄的、紧密相间的半导体条或“鳍片”12,在该鳍片上形成栅极导体14。晶体管10的源漏区（未标号形成于n型晶体管鳍片12的端部，如多晶硅填充深沟槽电容器20那样。深沟槽电容器20延伸进入图1的页面中。如图2中所示，晶体管10的漏区22通常耦接其下方的多晶硅填充深沟槽电容器20。在该finFET制造期间，如图2中所示，在多晶硅填充深沟槽20上方的漏区22中生长外延硅薄层24。如图2中所示，在该外延制程之前可稍微凹入多晶硅填充深沟槽20。形成该eDRAM的挑战产生于:在深沟槽20的该多晶硅上方的外延硅24的该生长或成核与仅在单晶硅上方相比可更加快速且随机（见图1中的外延硅24的随机形状）。在此情况下，由于晶体管10的鳍片12如此紧密相间，因此在多晶硅填充深沟槽20上方的外延硅24生长使沉积外延硅24将深沟槽20和或相邻鳍片12短路，也就是将相邻鳍片和或沟槽电性结合在一起并使该eDRAM无法操作。图1及2中以虚椭圆显示潜在的短路区域。目前的情况导致eDRAM形成期间的良率损失并限制eDRAM在14纳米技术节点及以下的开发。[0004]已提出若干方法来解决上述挑战。在一种方法中，已提出向该鳍片中注入磷，但此方法负面影响装置性能。其它建议包括:对该漏区执行更长且更深的凹入，但已证明这在减少深沟槽短路方面无效并增加带电阻;对该多晶硅执行回蚀刻，但这需要在沟槽形成以后的额外掩膜以及数个额外制程步骤；设置氧化物塞，其增加带电阻并负面影响装置性能；以及设置深沟槽套圈，其也趋向于增加电阻并减慢该eDRAM的读写速度。发明内容[0005]本发明的第一态样涉及一种方法，该方法包括:在衬底中形成多个多晶硅填充深沟槽；向该多个多晶硅填充深沟槽的上部引入外延抑制掺杂物;在该衬底上方形成多个鳍片，各多晶硅填充深沟槽与延伸于其上方的相应鳍片连接；以及至少在该多晶硅填充深沟槽上方外延生长硅层。[0006]本发明的第二态样包括一种嵌入式动态随机访问存储器eDRAM，该eDRAM包括：衬底;位于该衬底中的多晶硅填充深沟槽，该多晶硅填充深沟槽包括掺杂上部，该掺杂上部包括外延抑制掺杂物；以及延伸于该多晶硅填充深沟槽上方的鳍式场效应晶体管finFET，该finFET包括延伸于该多晶硅填充深沟槽的该掺杂上部上方的外延硅层，该外延硅层具有与该多晶硅填充深沟槽的该掺杂上部的周边基本相同的周边。[0007]本发明的第三态样涉及一种方法，该方法包括:通过以下方式在衬底中形成多个多晶硅填充深沟槽：图案化位于该衬底上方的掩膜，该掩膜具有由多个沟槽开口构成的图案，通过蚀刻将由该多个开口构成的该图案转移至该衬底中，以形成多个深沟槽，以及在各深沟槽中填充多晶硅，以形成该多个多晶硅填充深沟槽;通过使用原位的该掩膜向该多个多晶硅填充深沟槽中注入外延抑制n型掺杂物;退火以驱动该外延抑制n型掺杂物进入该多个多晶硅填充深沟槽中;移除该掩膜;在该衬底上方形成多个鳍片，各多晶硅填充深沟槽与延伸于其上方的相应鳍片连接；以及至少在该多晶硅填充深沟槽上方外延生长硅层。[0008]通过下面有关本发明的实施例的更详细说明，本发明的上述及其它特征将变得清楚。附图说明[0009]将通过参照下面的附图来详细说明本发明的实施例，该多个附图中类似的附图标记表示类似的元件，以及其中：[0010]图1显示嵌入式动态随机访问存储器eDRAM的传统多晶硅填充深沟槽的平面视图。[0011]图2显示沿图1中的线2-2的剖视图。[0012]图3及4显示依据本发明的实施例形成eDRAM的多晶硅填充深沟槽的方法的剖视图。[0013]图5显示依据本发明的实施例的eDRAM的多晶硅填充深沟槽的平面视图。[0014]图6显示依据本发明的实施例的eDRAM的多晶硅填充深沟槽沿图5中线6-6的剖视图。[0015]该多个附图并非按比例绘制。在该多个附图中，类似的附图标记表示该多个附图之间类似的特征。具体实施方式[0016]请参照附图，提供依据本发明的实施例形成多晶硅填充深沟槽并控制其上方的外延生长的方法。本发明的实施例提供形成eDRAM的多晶硅深沟槽的方法，该多晶硅深沟槽具有掺杂上部表面）以控制外延生长并避免在先进技术节点例如但不限于14纳米节点与相邻鳍片和或沟槽短路。[0017]图3显示依据本发明的实施例的方法的若干步骤的剖视图。更具体地说，图3显示在衬底104中形成多个多晶硅填充深沟槽102图3中显示一个，见图4。衬底104在这里被显示为绝缘体上半导体semiconductor-on-insulator;SOI衬底，其包括块体半导体层106、绝缘体层108以及绝缘体上半导体S0I层110。（该多个层并非按比例显示）。要强调的是，本发明的教导不限于SOI技术并可应用于任意衬底，例如块体半导体衬底。块体半导体层106和或SOI层110可包括但不限于硅、锗、硅锗、碳化硅，以及基本由具有由式AlxiGax2lnx3AsYiPY2NY3SbY4定义的组成的一种或多种III-V族化合物半导体组成的物质，其中，乂1、乂2、乂3、¥1、¥2、¥3及丫4表示相对比例，分别大于或等于〇且乂1+乂2+乂3+¥1+¥2+¥3+¥4=11是总的相对摩尔量）。其它合适的衬底包括具有组成ZiuiCdA2SeBiTeB2的II~VI族化合物半导体，其中，A1、A2、B1及B2是相对比例，分别大于或等于零，且A1+A2+B1+B2=11是总的摩尔量）。而且，可应变部分或全部半导体衬底。例如，可应变SOI层110和或块体半导体层106。[0018]绝缘体层1〇8可包括但不限于:氮化硅Si3N4、氧化硅（Si02、氟化Si02FSG、氢化氧碳化硅SiCOH、多孔SiCOH、硼-磷-硅酸盐玻璃BPSG、倍半硅氧烷、包括硅Si、碳0、氧〇和或氢H原子的碳⑹掺杂氧化物也就是有机硅酸盐）、热固性聚芳醚、SiLK可从陶氏化学公司获得的一种聚芳醚）、包含可从JSR公司获得的聚合物材料的旋涂硅碳、其它低介电常数3.9材料，或其层。衬底104可通过使用任意当前已知或以后开发的技术例如沉积或晶圆接合形成。[0019]多晶硅填充沟槽1〇2可以若干方式形成。在一个实施例中，所示衬底1〇4具有掩膜112形成于其上，以形成深沟槽114在图3中仅显示一个）。在衬底104上方图案化掩膜112，以在其中设置多个沟槽开口116。可通过使用适于所使用材料的任意技术来沉积掩膜112。本文中所使用的术语“沉积”可包括适于该材料沉积的任意当前己知或以后开发的技术，包括但不限于:化学气相沉积chemicalvapordeposition;CVD、低压CVDlow-pressureCVD;LPCVD、等离子体增强型CVDplasma-enhancedCVD;PECVD、半大气压CVDsemi-atmosphereCVD;SACVD以及髙密度等离子体CVDhighdensityplasmaCVD;HDPCVD、快速加热CVDrapidthermalCVD;RTCVD、超高真空CVDultra-highvacuumCVD;UHVCVD、限制反应处理CVDlimitedreactionprocessingCVD;LRPCVD、金属有机CVDmetalorganicCVD;M0CVD、溅镀沉积、离子束沉积、电子束沉积、激光辅助沉积、旋涂方法、物理气相沉积（physicalvapordesposition;PVD、原子层沉积（atomiclayerdeposition;ALD、分子束外延molecularbeamepitaxy;MBE、电镀，或物理蒸镀。掩膜112可包括适于蚀刻衬底104的任意当前己知或以后开发的掩膜材料，例如但不限于氮化硅掩膜。[0020]图3还显示通过利用掩膜112蚀刻来将由该多个开口构成的该图案转移至衬底1〇4中（为清楚起见仅显示一个），以形成深沟槽114。“蚀刻”通常指自衬底或形成于该衬底上的结构移除材料，且经常通过原位的掩膜112执行，从而可从该衬底的特定区域选择性移除材料，而使位于该衬底的其它区域中的该材料基本不受影响。通常有两类蚀刻，（i湿式蚀刻以及（ii干式蚀刻。利用溶剂例如酸执行湿式蚀刻，该溶剂可经选择以使其能够选择性溶解给定材料例如氧化物），而使另一种材料例如多晶娃保持相对完好。选择性蚀刻给定材料的能力对于许多半导体制程是重要的。湿式蚀刻通常会等向性地蚀刻均质材料例如氧化物），但湿式蚀刻也可非等向性地蚀刻单晶材料例如硅晶圆）。利用等离子体可执行干式蚀刻。通过调整该等离子体的参数，等离子体系统可以数种模式操作。普通等离子体蚀刻产生不带电的高能自由基，其在晶圆的表面反应。由于中性粒子从所有角度攻击晶圆，因此此制程是等向性的。离子研磨（ionmilling或派镀蚀刻sputteretching用惰性气体的高能离子轰击晶圆，该高能离子大致从一个方向接近晶圆，因此此制程为高度非等向性。反应离子蚀刻reactive-ionetching;RIE操作于介于溅镀与等离子体蚀刻之间的条件下，且可被用于产生深而窄的特征，例如STI浅沟槽隔离沟槽。本文中所使用的“深沟槽”可为对于所采用的技术节点被认为深的任意深度。例如，对于14纳米技术节点，深沟槽可具有在约2000纳米nm至约3500纳米nm范围内的深度。SOI层110可具有在约185纳米至约195纳米范围内的厚度。本文中所使用的“约”可表示所述值的+-10%。[0021]深沟槽114一经形成，即可接着通过在该深沟槽中填充多晶硅118来形成多晶硅填充深沟槽102。可通过使用任意技术来填充多晶硅，例如但不限于本文中所列的各种沉积技术。[0022]图3还显示向该多个多晶硅填充深沟槽102的上部122引入外延抑制掺杂物120,本文中也可将该上部称为掺杂上部122。此制程通常被称为“掺杂”，但在任何情况下，包括向多晶硅填充深沟槽102中引入杂质（掺杂物），或者向多晶硅填充深沟槽102的上部表面）122上引入元素。掺杂较普遍地被用于形成FET的源漏区。在一个实施例中，例如通过在多晶硅沉积期间引入外延抑制掺杂物120，在上部122形成期间可引入掺杂物120。在另一个实施例中，可采用离子注入以向上部122中注入外延抑制掺杂物120。在此情况下，可使用惰性载体气体例如氮来带入该杂质源掺杂物）。依据本发明的实施例，与传统制程相比，引入外延抑制掺杂物120以改变外延生长在多晶硅填充深沟槽102中的该多晶硅上发生的方式。尤其，且如本文中进一步所述，外延抑制掺杂物120用以减慢多晶硅填充沟槽102的顶部上的半导体例如硅的外延生长的速度。外延抑制掺杂物120可包括n型掺杂物，其可包括但不限于:磷⑼以及砷As。如所理解的那样，n型掺杂物通常被引入半导体以产生自由电子通过向半导体“捐赠”电子），但这里被用以影响自多晶硅的外延生长。在一个实施例中，外延抑制掺杂物120包括磷。不过，在一个替代实施例中，外延抑制掺杂物120可包括砷。该注入可通过使用任意当前已知或以后开发的技术发生，例如定向注入、有角度注入等。在一个实施例中，对于14纳米技术，注入可使用约10千电子伏特Kil〇-electronVolts;KeV的离子能量。另外，对于该14纳米技术节点，注入可使用每平方厘米约lxlO15至约3xl015原子范围内的离子剂量。多晶硅填充深沟槽102可具有由例如磷构成的掺杂上部122。[0023]依据本发明的实施例，如图3中所示，在形成深沟槽114以后可保留掩膜112，以例如通过使用原位的掩膜112注入而在引入外延抑制掺杂物120期间遮挡多晶硅填充深沟槽102外部的区域。以此方式，可使用掩膜112以相对该衬底的周围区域，基本仅向多个多晶硅填充深沟槽102中（例如通过注入）引入离子。若使用离子注入，则掩膜112理想地具有材料和或足够的深度以防止离子穿过掩膜112进入与多晶硅填充深沟槽102相邻的SOI层110中。[0024]图3还显示在该外延抑制掺杂物引入以后的可选退火步骤130,以希望进一步驱动外延抑制掺杂物120进入多晶硅填充沟槽102中，也就是加厚掺杂上部122。该退火可能不是在所有情况下都必要。例如，在一些实施例中，仅多晶硅填充沟槽102的薄上部122需要包括外延抑制掺杂物120以减慢外延生长。[0025]图4显示掩膜112图3移除后的该方法的实施例的剖视图，其可通过使用任意当前已知或以后开发的技术发生，例如蚀刻，如RIE，如本文中所述。图4还显示在衬底104上方形成多个鳍片140、142,其最终将成为鳍式场效应晶体管（finFET160、162图6以及eDRAM164图6的部分。如图所示，各多晶硅填充深沟槽102与延伸于其上方的鳍片142连接。应当理解，尽管在图4的特定剖视图中未显示鳍片140在多晶硅填充沟槽102上方，但其实际在进或出页面的位置延伸于多晶硅填充深沟槽上方-为进一步清楚起见，见图5。鳍片140、142可通过使用任意当前已知或以后开发的技术形成，例如在衬底104上方沉积半导体层，沉积并图案化掩膜未显示）以及蚀刻以移除鳍片140、142之间的该半导体层。[0026]图5及6显示至少在多晶硅填充深沟槽1〇2上方外延生长硅层150。图5显示在多晶硅填充沟槽102上方相对相邻鳍片140、142的外延生长的平面视图，以及图6显示沿图5中的线6-6的剖视图。通过比较图5与图1以及图6与图2可看出，由于多晶硅填充深沟槽102的掺杂上部122仅图6中的外延抑制掺杂物120图3，与传统技术相比，外延生长150更慢且更受控制。因此，减少相邻多晶硅填充深沟槽102与鳍片140、142之间的短路，如相邻多晶硅填充深沟槽102之间的短路那样。不过，鳍片140、142上方的外延生长不受影响。也就是说，如图6中所示，外延生长还可形成位于鳍片142上方的硅层152,以及位于鳍片140上方的硅层154。在鳍片140上方的硅层154的外延生长如预期的那样发生，从而导致传统的菱形生长围绕鳍片140。相反，在多晶硅填充深沟槽102上方的硅层150的外延生长因掺杂上部122而更慢且更受控制，从而导致在鰭片142上的外延层152更加方形或线形的生长。[0027]后续制程可包括任意传统的或后续开发的步骤，以分别自鳍片140、142形成HnFET160、162,以及eDRAM164,例如源漏掺杂、栅极形成、后端工艺互连形成等。作为这些制程的部分，图6显示形成层间介电层166,其可包括本文针对绝缘体层108所列出的任意介电质。eDRAM164可包括衬底104图4，以及衬底104中的一个或多个多晶硅填充深沟槽102。如所理解的那样，各多晶硅填充深沟槽102可位于finFET162的漏区中，并提供由相应finFET控制的深沟槽电容器。如所指出的那样，各多晶硅填充深沟槽102包括掺杂上部122，该掺杂上部122包括外延抑制掺杂物120图3aDRAM164还可包括延伸于多晶硅填充深沟槽102上方的finFET160、162，其中，各HnFET160、162包括延伸于多晶硅填充深沟槽102的掺杂上部122上方的外延硅层150。最佳如图5中所示，与传统结构相反，外延硅层150具有与多晶硅填充深沟槽102的掺杂上部122的周边172基本相同的周边170,其防止短路。本文中所使用的“基本相同”表示周边170不会延伸超出周边172多于约10纳米。[0028]外延抑制掺杂物120图3的使用减少或防止eDRAM164中的多晶硅填充深沟槽102之间的短路并可容易地实施于现有制程，因为它仅使用一个额外的掺杂物引入步骤，而无需额外掩膜。该制程不影响在鳍片140、142上的外延生长。[0029]如上所述的方法用于集成电路芯片的制造中。制造者可以原始晶圆形式也就是说，作为具有多个未封装芯片的单个晶圆）、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中（例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚或者多芯片封装件中（例如陶瓷承载件，其具有单面或双面互连或嵌埋互连）。在任何情况下，接着将该芯片与其它芯片、分立电路元件和或其它信号处理装置集成，作为a中间产品例如母板的部分，或者作为b最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。[0030]对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释该多个实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

权利要求：1.一种方法，包括：在衬底中形成多个多晶硅填充深沟槽；向该多个多晶硅填充深沟槽的上部引入外延抑制掺杂物；在该衬底上方形成多个鳍片，各多晶硅填充深沟槽与延伸于其上方的相应鳍片连接；以及至少在该多晶硅填充深沟槽上方外延生长硅层。2.如权利要求1所述的方法，其中，该外延抑制掺杂物包括n型掺杂物。3.如权利要求1所述的方法，其中，该外延抑制掺杂物包括磷。4.如权利要求1所述的方法，其中，外延的该硅层包括与该多晶硅填充深沟槽的该上部的周边基本相同的周边，以及其中，该外延抑制掺杂物包括砷。5.如权利要求1所述的方法，其中，该引入包括向该多个多晶硅填充深沟槽的该上部注入该外延抑制掺杂物，还包括在该注入以后退火该多个多晶硅填充深沟槽。6.如权利要求1所述的方法，其中，所述外延生长该硅层包括在与各多晶硅填充沟槽连接并位于其上方的该相应鳍片上生长硅。7.如权利要求1所述的方法，还包括通过使用与各该多个多晶硅填充深沟槽连接并位于其上方的该相应鳍片针对各该多个多晶硅填充深沟槽形成鳍式场效应晶体管。8.如权利要求1所述的方法，其中，所述形成该多个多晶硅填充深沟槽包括：图案化位于该衬底上方的掩膜，以设置多个沟槽开口；通过使用该掩膜蚀刻该多个沟槽开口至该衬底中，以形成多个深沟槽;以及在各深沟槽中填充多晶硅，以形成该多个多晶硅填充深沟槽。9.如权利要求8所述的方法，其中，该引入包括使用该掩膜以相对该衬底的周围区域，基本仅在该多个多晶硅填充深沟槽中注入该外延抑制掺杂物的离子。10.如权利要求1所述的方法，其中，该引入包括通过使用约10千电子伏特的离子能量注入该外延抑制掺杂物。11.如权利要求1所述的方法，其中，该引入包括以每平方厘米约lxl〇15至约3xl015原子范围内的离子剂量注入该外延抑制掺杂物。12.—种嵌入式动态随机访问存储器，包括：衬底；位于该衬底中的多晶硅填充深沟槽，该多晶硅填充深沟槽包括掺杂上部，该掺杂上部包括外延抑制掺杂物；以及延伸于该多晶硅填充深沟槽上方的鳍式场效应晶体管，该鳍式场效应晶体管包括延伸于该多晶硅填充深沟槽的该掺杂上部上方的外延硅层，该外延硅层具有与该多晶硅填充深沟槽的该掺杂上部的周边基本相同的周边。13.如权利要求I2所述的嵌入式动态随机访问存储器，其中，该外延抑制掺杂物包括n型掺杂物。14.如权利要求12所述的嵌入式动态随机访问存储器，其中，该外延抑制掺杂物包括磷。15.如权利要求I2所述的嵌入式动态随机访问存储器，其中，该外延抑制掺杂物包括砷。I6•如权利要求12所述的嵌入式动态随机访问存储器，其中，该外延性层围统延伸于相应多晶硅填充深沟槽上方的该鳍式场效应晶体管的各鳍片。17.—种方法，包括：通过以下方式在衬底中形成多个多晶硅填充深沟槽：图案化位于该衬底上方的掩膜，该掩膜具有由多个沟槽开口构成的图#，通过蚀刻将由该多个开口构成的该图案转移至该衬底中，以形成多个深沟槽，以及在各深沟槽中填充多晶硅，以形成该多个多晶硅填充深沟槽；通过使用原位的该掩膜向该多个多晶硅填充深沟槽中注入外延抑制n型掺杂物；退火以驱动该外延抑制n型掺杂物进入该多个多晶硅填充深沟槽中；移除该掩膜；在该衬底上方形成多个鳍片，各多晶硅填充深沟槽与延伸于其上方的相应鳍片连接；以及至少在该多晶硅填充深沟槽上方外延生长硅层。18.如权利要求17所述的方法，其中，该外延抑制n型掺杂物选自由磷及砷所组成的群组。19.如权利要求17所述的方法，其中，该注入包括使用约1〇千电子伏特的离子能量。20.如权利要求17所述的方法，其中，该注入包括使用每平方厘米约lxlO15至约3xl〇15范围内的离子剂量。

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