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摘要：本发明提供了一种用于卷积神经网络的内存计算eDRAM加速器，其特征在于，包括四个P2ARAM块，每个P2ARAM块包括由64x16个5T1C乒乓eDRAM位单元组成的5T1C乒乓eDRAM位单元阵列，在每个P2ARAM块中，由64X2个数字时间转换器从行方向将4比特激活值转换成不同的脉冲宽度，并输入到5T1C乒乓eDRAM位单元阵列中进行计算；而在5T1C乒乓eDRAM位单元阵列的列方向共得到16X2个卷积结果输出。本发明提出的卷积神经加速器使用了：5T1C乒乓eDRAM位单元并行多比特存储和卷积；在不额外增加面积开销的情况下，将累积位线的输入采样电容分摊到CDAC阵列的符号‑数值SARADC单元，提出了S2M‑ADC方案。通过这种方式，本发明公开的基于eDRAM的存内计算神经网络加速器达到峰值计算密度为59.1TOPSmm2，比之前的工作高出约30倍。

主权项：1.一种用于卷积神经网络的内存计算eDRAM加速器，其特征在于，包括四个P2ARAM块，每个P2ARAM块包括由64x16个5T1C乒乓eDRAM位单元组成的5T1C乒乓eDRAM位单元阵列，每个5T1C乒乓eDRAM位单元采用5T1C电路结构，具有双2T读出端口，两个读出端口分别连接累积位线一及累积位线二，且两个读出端口分别对应两个激活值输入端；5T1C乒乓eDRAM位单元的双2T读出端口支持位单元级并行存内卷积操作，在一个周期内，两个读出端口并行完成卷积及位线复位；两个并行的读出端口以乒乓方式运行，处于位线复位的读出端口在下一个周期内完成卷积，而完成卷积的读出端口在下一个周期内完成位线复位，处于卷积计算阶段的读出端口隐藏了位线预放电开销；每个5T1C乒乓eDRAM位单元的eDRAM单元存储节点用于存储模拟权重值以及带有反向关断噪声的电压值，反向关断噪声由噪声补偿电路生成；当每个eDRAM单元存储节点的写入晶体管关断时，正向关断噪声与存储在当前eDRAM单元存储节点的反向关断噪声互相抵消，从而减小噪声对存储在eDRAM单元存储节点上的模拟权重值的影响；在每个P2ARAM块中，由64X2个数字时间转换器从行方向将4比特激活值转换成不同的脉冲宽度，并输入到5T1C乒乓eDRAM位单元阵列中进行计算。而在5T1C乒乓eDRAM位单元阵列的列方向共得到16X2个卷积结果输出；卷积的实现通过累积位线上多个5T1C乒乓eDRAM位单元同时对SARADC单元的输入采样电容进行充电而完成，通过SARADC单元将输入采样电容的电压值读出；将累积位线上的输入采样电容合并至与当前累积位线相连的SARADC单元内，累积位线上的输入采样电容的面积被分摊用于SARADC单元的C-DAC电容器；5T1C乒乓eDRAM位单元阵列中的16列5T1C乒乓eDRAM位单元每两列为一组，一组中，一列5T1C乒乓eDRAM位单元为符号位列，另一列5T1C乒乓eDRAM位单元为数值位列，则符号位列的累积位线一及累积位线二分别连接3个SARADC单元，将该SARADC单元重新定义为RSADC单元；数值位列的累积位线一及累积位线二分别连接3个SARADC单元，将该SARADC单元重新定义为RMADC单元；一组5T1C乒乓eDRAM位单元列所对应的12个相关SARADC单元被分割并交叉，其中，连接在符号位列的累积位线一上的3个RSADC单元与连接在数值位列的累积位线一上的3个RMADC单元进行交叉，连接在符号位列的累积位线二上的3个RSADC单元与连接在数值位列的累积位线二上的3个RMADC单元进行交叉，通过配置交叉的两个SARADC单元的模式来支持非2和2的补码计算：当进行2的补码计算时：将实现交叉的RMADC单元与RSADC单元两两合并，合并后的RMADC单元与RSADC单元作为一个ADC进行转化；此时，符号位列用于存储1比特符号值，数值位列用于存储5比特其他位数值；RSADC单元的输入采样电容获得符号位乘法的结果，RMADC单元的输入采样电容获得数值位乘法的结果；RSADC单元的输入采样电容及RMADC单元的输入采样电容通过RSADC单元直接读出6比特2的补码值；当进行非2的补码计算时：RMADC单元与RSADC单元独立进行转化；此时，符号位列与数值位列独立计算，符号位列及数值位列分别存储5比特非2的补码值；RMADC单元与RSADC单元对各自的输入采样电容同时进行读出5比特非2的补码值；SARADC单元运算与跳变控制逻辑以位串行方式紧密耦合，支持同时对卷积层、激活函数层、最大池化层的跨层计算和提前终止。

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百度查询： 上海科技大学 一种用于卷积神经网络的内存计算eDRAM加速器