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申请/专利权人:济南智多晶微电子有限公司
摘要:本实用新型公开了一种基于FPGA可编程的DDR连接装置,包括:针对目标DDR的控制器DDRC、DFI接口、数字逻辑单元sdram_phy、改进型模拟电路单元phy_io;通过将phy中的数字逻辑单元sdram_phy和改进型模拟电路单元phy_io进行分离,将改进型模拟电路单元phy_io用FPGA通用逻辑器件搭建,实现模拟单元部分的软核设计。利用对软核设计的改进,使得采用的硬核DDRC和软核phy的架构更加灵活,提高了系统的灵活性的同时也使得与FPGA中的可编程逻辑的兼容性更强。
主权项:1.一种基于FPGA可编程的DDR连接装置,其特征在于,包括:针对目标DDR的控制器DDRC、DFI接口、数字逻辑单元sdram_phy、改进型模拟电路单元phy_io;其中,所述针对目标DDR的控制器DDRC通过所述DFI接口与所述数字逻辑单元sdram_phy连接;所述针对目标DDR的控制器DDRC用于将用户命令转化为串行控制信号,将所述串行控制信号通过所述DFI接口传输至所述数字逻辑单元sdram_phy;所述改进型模拟电路单元phy_io包括:clock模块、改进型IOL和改进型IOB;所述clock模块为所述DDR连接装置提供时钟信号;所述数字逻辑单元sdram_phy与所述改进型IOL连接,所述数字逻辑单元sdram_phy用于将接收到的串行控制信号转变为并行响应信号,并将所述并行响应信号传输至所述改进型模拟电路单元phy_io;所述改进型IOL与所述改进型IOB连接,所述改进型IOL用于进行数据的串并转换和单边沿双边沿转换;所述改进型IOB与目标DDR连接,所述改进型IOB用于和所述目标DDR进行信息交互。
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