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申请/专利权人：重庆邮电大学
摘要：本发明公开一种基于FPGA的VGG‑16卷积加速器设计及部署方法，包括以下步骤：部署方面：量化卷积神经网络模型，在牺牲部分精度的情况下将整个网络的量化为8bit数据类型，缩小到原来网络的14大小；根据VGG‑16模型各个卷积层输入特征图大小共同特点，固定卷积加速器的输入大小并通过重复调用卷积加速器，直到当前卷积神经网络计算完成；卷积加速器设计方面：在卷积加速器上增加对卷积加速器上的输入特征图分块并行计算，在卷积过程中实现流水并行方式。本发明为VGG‑16卷积加速器设计的分块策略，提高了卷积加速器单位时间内的计算吞吐量。
主权项：1.一种基于FPGA的VGG-16卷积加速器设计及部署方法，其特征在于，包括一下步骤：S100.预先训练VGG-16网络的模型参数，包括卷积层的权重、偏置数据和全连接层的权重数据；S200.量化整个VGG-16网络模型，并将各个层量化后的权重和偏置以及量化因子导出；S300.给定输入输出样本，使用高层次综合工具导入上述量化后的模型，进行仿真测试，并在达到给定的误差范围内结束量化过程；进一步地，所述S300包括以下步骤：S310.给定多组输入输出样本对；S320.将量化后的数据导入到高层次综合工具上，进行仿真测试；S330.判断仿真测试结果误差是否在给定误差范围内，若是，则结束量化流程；若否，则重新进行训练量化；S400.在片外DDR上开辟数据区用来存储量化后的模型数据，以及分配一定的地址空间用来存储卷积计算过程中生成的中间数据和最后的输出结果；S500.根据VGG-16涉及到各个卷积层大小不同，反复调用通用卷积加速器直到完成整体网络计算。
全文数据：
权利要求：
百度查询： 重庆邮电大学 一种基于FPGA的VGG-16卷积加速器设计及部署方法
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