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申请/专利权人：西安电子科技大学

摘要：本发明公开了一种具有体内非浮动埋层的VDMOSFET及制备方法，属于半导体技术领域，该VDMOSFET由若干方形不对称半元胞结构组成，相邻两个方形不对称半元胞结构包括：衬底层；第一、第二N‑外延层；第一、第二PWELL；第一、第二P+源区；第一、第二N+源区；第一、第二非浮动埋层；第一、第二栅电极；第一、第二源电极；漏电极；其中，第一非浮动埋层位于第一N‑外延层内，且部分邻接第一P+源区，部分邻接第二N‑外延层；第二非浮动埋层位于第一N‑外延层内，且邻接第二P+源区。本发明通过这种加入浮动结的不对称结构，显著提高器件短路耐受特性的同时，还可以显著降低器件比导通电阻。

主权项：1.一种具有体内非浮动埋层的VDMOSFET，其特征在于，所述VDMOSFET包括若干不对称半元胞结构；相邻两个不对称半元胞结构包括：衬底层1；第一N-外延层21，位于所述衬底层1的上表面；第二N-外延层22，位于所述第一N-外延层21上；第一PWELL41，位于所述第二N-外延层22内的一端；第一P+源区61，位于所述第二N-外延层22内且邻接所述第一PWELL41；第二P+源区62，位于所述第二N-外延层22内的另一端；第二PWELL42，位于所述第二N-外延层22内且邻接所述第二P+源区62；其中，所述第一P+源区61和所述第二PWELL42之间的第二N-外延层22作为JFET区；第一N+源区51，位于所述第一PWELL41内且邻接所述第一P+源区61；第二N+源区52，位于所述第二PWELL42内且邻接所述第二P+源区62；第一非浮动埋层13，位于所述第一N-外延层21内，且部分所述第一非浮动埋层13邻接所述第一P+源区61，部分所述第一非浮动埋层13邻接所述第二N-外延层22；第二非浮动埋层14，位于所述第一N-外延层21内，且所述第二非浮动埋层14邻接所述第二P+源区62；第一栅电极71，位于所述第一PWELL41和部分所述第一N+源区51上；第二栅电极72，位于所述第二PWELL42、部分所述第二N+源区52和部分所述第二N-外延层22上；第一源电极81，位于部分所述第一N+源区51、部分所述第一P+源区61上；第二源电极82，位于部分所述第二N+源区52、部分所述第二P+源区62上；漏电极9，位于所述衬底层1的下表面。

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