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申请/专利权人：德斯拜思有限公司

摘要：本发明涉及一种用于识别至少两个FPGA之间的接线拓扑结构的方法，其中，第一FPGA包括多个接口引脚、尤其是第一接口引脚；第二FPGA包括多个接口引脚、尤其是第二接口引脚；多条线路将第一FPGA的接口引脚中的至少一部分与第二FPGA的接口引脚中的至少一部分连接；在第一接口引脚上存在第一驱动器；在第二接口引脚上实现第一接收寄存器；在第一驱动器上实现第一发送寄存器；由发送寄存器定义由第一驱动器输出的信号；通过第一激活信号激活第一驱动器；第一驱动器发出第一信号；借助第一接收寄存器读取第一信号在第二接口引脚上是否被接收；当第一驱动器的第一信号在第二接口引脚上被接收时，将第二接口引脚配置给第一接口引脚。本发明还涉及一种相应的装置。

主权项：1.用于识别至少两个FPGA之间的接线拓扑结构的方法，其中：第一FPGA1包括具有第一接口引脚5的多个接口引脚；第二FPGA2包括具有第二接口引脚8的多个接口引脚；多条线路11、12将第一FPGA1的各接口引脚中的至少一部分接口引脚与第二FPGA2的各接口引脚中的至少一部分接口引脚连接；在第一接口引脚5上存在第一驱动器13；在第二接口引脚8上实现第一接收寄存器14；在第一驱动器13上实现第一发送寄存器15；由第一发送寄存器15定义由第一驱动器13输出的信号；通过第一激活信号16激活第一驱动器13；第一驱动器13发出第一信号17；借助所述第一接收寄存器14读取所述第一信号17在第二接口引脚8上是否被接收；当第一驱动器13的第一信号17在第二接口引脚8上被接收时，将所述第二接口引脚8配置给所述第一接口引脚5。

全文数据：用于识别接线拓扑结构的方法和装置技术领域[0001]本发明涉及用于识别至少两个FPGA之间的接线拓扑结构的一种方法和一种装置。背景技术[0002]由dSPACE公司2017年的产品目录第451页关于DS5203已知通过32位宽的总线进行FPGA相互通信。[0003]现有技术的缺点是，对通信所需的线路是否正确接线并且是否功能正常的检查是非常复杂的。错误的接线可能引起通信错误亦或引起对FPGA的干扰。发明内容[0004]在此背景下，本发明的任务在于给出一种方法和一种装置，其进一步发展现有技术。[0005]该任务通过一种具有如下按照本发明的特征的方法来解决。[0006]本发明的主题是一种用于识别至少两个FPGA之间的接线拓扑结构的方法，其中：第一FPGA包括多个接口引脚、尤其是包括第一接口引脚;第二FPGA包括多个接口引脚、尤其是包括第二接口引脚；多条线路将第一FPGA的接口引脚中的至少一部分接口引脚与第二FPGA的接口引脚中的至少一部分接口引脚连接;在第一接口引脚上存在第一驱动器;在第二接口引脚上实现第一接收寄存器;在第一驱动器上实现第一发送寄存器；由发送寄存器定义由第一驱动器输出的信号;通过第一激活信号来激活第一驱动器;第一驱动器发出第一信号;借助第一接收寄存器读取所述第一信号在第二接口引脚上是否被接收；当第一驱动器的信号在第二接口引脚上被接收时，将所述第二接口引脚配置给所述第一接口引脚。[0007]要注意的是，所述方法也能够被多次实施用于所述两个FPGA的不同引脚之间的连接。同样地，所述方法可以附加地在第一FPGA的一个或多个引脚与第三FPGA的一个或多个引脚之间实施。可以规定，在多个接口引脚上接收第一驱动器的信号，然后将所有的接收第一驱动器的信号的接口引脚配置给第一接口引脚。[0008]在一个FPGA中，典型地对于每个接口引脚存在一个10驱动器。这样的10驱动器在图1中示出并且之后要更准确地说明。[0009]按照本发明，存在于第二接口引脚上的读取驱动器的输出端与第一接收寄存器的输入端连接。按照本发明，第一发送寄存器的输出端与第一驱动器的写入驱动器的输入信号连接。[0010]可以保存第二接口引脚与第一接口引脚的配置或可以将所述配置直接输出给用户。例如可以以表格、数据库的形式或以文件Datei或信息结构的其它形式实现保存。可以以图形的或文字的监视器输出的形式或以打印输出Ausdruck的形式实现输出。[0011]按照本发明的方法的优点是:通过所述配置直接显而易见是，在第一接口引脚与第二接口引脚之间存在起作用的连接。因此不需要手动检查。不仅检查在第一接口引脚与第二接口引脚之间是否存在连接，而且也检查所述连接是否正确地起作用。由此，也能够识别出用肉眼不可见的连接损坏。[0012]所述第一信号也可以是一序列的信号值。通过检查已知序列的信号值是否正确地经由所述连接被传输，能够避免所发出的和所接收的信号的随机一致性。[0013]在一种实施方式中，在第一驱动器上实现第一激活寄存器，其中，所述第一激活寄存器将第一激活信号提供给驱动器。[0014]在该实施方式中，不是将所述激活信号直接发送给驱动器，而是将所述激活信号缓存在激活寄存器中。[0015]在一种备选的实施方式中，通过控制机构Kontrollinstanz将所述激活信号直接传输给驱动器。[0016]在一种有利的实施方式中，通过控制机构来访问（angesprochen所述寄存器。[0017]所述控制机构不仅可以在所述FPGA之一上实现，也可以是另外的单元。所述控制机构例如可以以处理器核心的形式在第一和或第二FPGA上实现。但所述控制机构也可以是与第一和第二FPGA连接的计算机。可以由控制机构例如通过地址总线来访问所述寄存器。但备选地，所述寄存器也可以直接与控制机构连接或间接地例如通过多路复用器与控制机构连接。[0018]在另一种实施方式中，已知第一接口引脚应该已经与第二接口引脚连接的信息，其中，当第一信号没有在第二接口引脚上被接收时输出警告。[0019]该实施方式的优点是：用户不必手动检查接口引脚的配置。所述信息例如可以源自建模工具，在该建模工具中定义第一FPGA与第二FPGA之间的通信。所述输出警告可以如所述配置那样以保存的形式或以直接输出给用户的形式实现。[0020]不言而喻，可以存在针对多个在不同接口引脚之间的连接的信息。在该情况下，单独检查每个连接并且至少针对一个错误连接、优选针对每个错误连接输出警告。[0021]在一种进一步扩展方案中，针对各一个驱动器实现多个激活信号，其中，所述激活信号分别单独地激活一个驱动器，并且将所有的接收相应激活的驱动器的信号的接口引脚配置给该激活的驱动器的接口引脚。[0022]有利的是，可以检查多个连接，而不必在所述检查之间重新配置FPGA。[0023]在一种实施方式中优选的是，已知关于第一FPGA程序的第一信息，其中，所述第一信息确定:针对第一FPGA的哪些接口引脚实现激活信号、发送寄存器和或接收寄存器。[0024]以这种方式能够特定检查在如下接口引脚上的连接，即：第一FPGA程序应该在所述接口引脚上进行通信。在如下接口引脚上实现激活信号和发送寄存器，即:第一FPGA程序应该通过所述接口引脚发出信息。在如下接口引脚上实现接收寄存器，即：第一FPGA程序应该通过所述接口引脚获得信息。[0025]在一种进一步扩展方案中，所述第一FPGA程序与第一发送寄存器共同地在第一FPGA上实现，其中，在第一FPGA上实现第一发送多路复用器，所述第一发送多路复用器将第一驱动器与第一发送寄存器和第一FPGA程序连接，其中，通过第一发送多路复用器来控制：是第一发送寄存器、还是第一FPGA程序定义要由第一驱动器输出的信号。[0026]亦即，所述发送多路复用器要么将第一发送寄存器与第一驱动器的写入驱动器的输入信号连接、要么将第一FPGA程序与第一驱动器的写入驱动器的输入信号连接。优选地，首先将第一发送寄存器与驱动器连接，然后检查在第一接口引脚与第二接口引脚之间的连接并且然后将第一FPGA程序与第一接口引脚连接。以这种方式，在第一FPGA程序使用可能有错误的连接之前检查所述连接。通过共同地实现发送寄存器和FPGA程序，能够在检查之后使用该FPGA程序，而不必在检查之后重新配置FPGA。这节省了时间并且确保在正好也被第一FPGA程序所使用的连接上检查所述连接。[0027]对发送多路复用器的控制可以由控制机构出发。控制信号可以被直接传递给发送多路复用器或可以在FPGA中实现如下寄存器，其中，该寄存器的值定义发送多路复用器的线路并且该寄存器的值由控制机构写入到该寄存器中。根据另一种进一步改进方案，已知关于第二FPGA程序的第二信息，其中，所述第二信息确定:针对第二FPGA的哪些接口引脚实现激活信号、发送寄存器和或接收寄存器。[0028]以这种方式能够特定检查在如下接口引脚上的连接，S卩：第二FPGA程序应该在所述接口引脚上进行通信。在如下接口引脚上实现激活信号和发送寄存器，即：第二FPGA程序应该通过所述接口引脚发出信息。在如下接口引脚上实现接收寄存器，即:第二FPGA程序应该通过所述接口引脚获得信息。[0029]在一种进一步扩展方案中，所述第二FPGA程序与第二发送寄存器共同地在第二FPGA上实现，其中，在第二FPGA上实现第二发送多路复用器，所述第二发送多路复用器将第二驱动器与第二发送寄存器和第二FPGA程序连接，其中，通过第二发送多路复用器来控制：是第二发送寄存器、还是第二FPGA程序定义要由第二驱动器输出的信号。[0030]在此，所述第二发送寄存器优选针对与第一接收寄存器不同的接口引脚而实现。该接口引脚通过第二线路与在FPGA上的另一个接口引脚连接，在该另一个接口引脚上又可以实现接收寄存器。以这种方式能够检查如下连接，第二FPGA程序应该在所述连接上发出信号。[0031]第二驱动器的写入驱动器可以通过激活信号来激活。优选地，不同时激活第一驱动器和第二驱动器。由此防止所述驱动器在其被接到同一连接上时相互驱动。[0032]在一种进一步扩展方案中，所述第二FPGA程序与第一接收寄存器共同地在第一FPGA上实现，其中，在第二FPGA上实现第一接收多路复用器，所述第一接收多路复用器将第二FPGA程序与驱动器和与常数模块Konstanten连接，其中，通过第一接收多路复用器来控制:第二FPGA程序是接收驱动器的输出、还是接收常数模块的值。[0033]以这种方式，第二FPGA程序能够保持在受控状态下，与被用于检查连接的信号无关。[0034]在另一种实施方式中，在第三接口引脚上实现第二接收寄存器，其中，借助所述第二接收寄存器读取第一信号在第三接口引脚上是否被接收，其中，当第一信号在第三接口弓丨脚上被接收时，将所述第三接口引脚配置给所述第一接口引脚。[0035]因此可能的是，不仅将第二接口引脚、而且将第三接口引脚配置给第一接口引脚。亦即能够检查一点至多点的连接。所述配置也能够再次与关于FPGA程序的信息作对比并且因此能够确定所希望的连接是否能正常起作用。[0036]在另一种实施方式中，在第二接口引脚上实现第二激活信号，其中，如果第一信号在第二接口引脚上被接收，则输出警告。[0037]在一条线路上总是仅允许一个发送驱动器是激活的，否则当多个驱动器相互驱动时存在短路危险。然而，如果可能在通过一个连接而互相连接的接口引脚上实现多个激活信号，则输出警告。由此，为用户提供改变所述连接或在其它接口引脚上实现激活信号的可能性。如果以关于第一FPGA程序的信息为基础在第一接口引脚上实现第一激活信号并且以关于第二FPGA程序的信息为基础在第二接口引脚上实现第二激活信号，则所述两个程序可能是互相不兼容的或所述连接是错误的。所述警告使得用户能够对不兼容性或错误连接做出反应。[0038]在另一种实施方式中，在所有的接口引脚上分别实现一个激活信号、一个发送寄存器以及一个接收寄存器。[0039]通过存在于所有接口引脚上的激活信号和寄存器，能够检查在所有接口引脚之间的所有连接。[0040]在一种进一步方案中确定完整的接线拓扑结构。[0041]通过单独地经由相应的激活信号激活每个发送驱动器并且通过将所有的接收所发送的信号的接口引脚配置给相应激活的发送驱动器的接口引脚，确定所述接线拓扑结构。然后，所述接线拓扑结构可以用于确定被应该在相应的FPGA上运行的FPGA程序用于通信的接口引脚。[0042]在一种实施方式中，针对每个激活信号实现一个激活寄存器。[0043]然后，所述激活寄存器包含激活信号。因此，所述激活信号能够通过对寄存器进行简单写入而被激活或停用。[0044]本发明的另—个主题是一种用于识别至少两个FPGA之间的接线拓扑结构的装置，其中：第一FPGA包括多个接口引脚、尤其是包括第一接口引脚;第二FPGA包括多个接口引脚、尤其是包括第二接口引脚；多条线路将第一FPGA的接口引脚中的至少一部分接口引脚与第二FPGA的接口引脚中的至少一部分接口引脚连接;在第一接口引脚上存在第一驱动器;在第二接口引脚上能实现第一接收寄存器;在第一驱动器上能实现第一发送寄存器；由发送寄存器能定义由第一驱动器输出的信号;第一驱动器能通过第一激活信号被激活;第一-驱动器能发出第一信号;借助所述第一接收寄存器能读取所述第一信号在第二接口引脚上是否被接收；当第一驱动器的第一信号在第二接口引脚上被接收时，所述第二接口引脚能被配置给所述第一接口引脚。[0045]在+种进一步扩展方案中，在第一驱动器上能实现第一激活寄存器，其中，所述第一激活寄存器能将第〜激活信号提供给第一驱动器。[0046]种进一步扩展方案中，所述激活信号能通过控制机构被直接传输给驱动器。[0047]在~~种进一步扩展方案中，所述寄存器能通过控制机构被访问。[0048]种进一步扩展方案中，已知第一接口引脚应该己经与第二接口引脚连接的信息，其中，当第一信号没有在第二接口引脚上被接收时能输出警告。活信号能分别单独;t也激活一个驱动器，并且所有的接收相应激活的驱动器的信号的接口引脚能被配置给该激活的驱动器的接口引脚。[00=]在—种进一步扩展方案中，已知关于第一即以程序的第一信息，其中，所述第一信ppga的哪些接口引脚实现激活信号、发送寄存器和或接收寄存器。[0051]h在一种进—步扩展方案中，所述第一FPGA程序能与第一发送寄存器共同地在第一FPGAJ：实现，其中，在第〜沖^上能实现第一发送多路复用器，所述第一发送多路复用器能相'弟一0、弟—友送寄存器和第一即以程序连接，其中，通过第一发送多路复用器能控制:是第一发送寄存器、还是第一FPGA程序定义要由第一驱动器输出的信号。[00^5¾^在一f^p步扩展方案中，己知关于第二即以程序的第二信息，其中，所述第二信息能5角€:#对哪些接口引脚实现激活信号、发送寄存器和或接收寄存器。[0053]在+种进一步扩展方案中，所述第二FPGA程序能与第二发送寄存器共同地在第二FPGA+实现，其中，在第：FpGyLt能实现第二发送多路复用器，所述第二发送多路复用器能将第二驱动器与第二发送寄存器和第二FPGAg序连接，其中，通过第二发送多路复用器能控制:是第二发送寄存器、还是第二FPGA程序定义要由第二驱动器输出的信号。[00M]^在一种进一步扩展方案中，在第三接口引脚上能实现第二接收寄存器，其中，借助所述第二接收寄存器能读取第一信号在第三接口引脚上是否被接收，当第一信号在第三接口引脚上被接收时，所迷第三接口引脚能被配置给所述第一接口引脚。[0055]在:种进一步扩展方案中，在第二接口引脚上能实现第二激活信号，其中，如果第一信号在第二接口引脚上被接收，则输出警告。[0056]在一种进一步扩展方案中，在所有的接口引脚上能分别实现一个激活信号、一个发送寄存器以及一个接收寄存器。[0057]在一种进一步扩展方案中，完整的接线拓扑结构能被确定。[0058]在一种进一步扩展方案中，能针对每个激活信号实现一个激活寄存器。附图说明[0059]接下来参考附图更详细地阐述本发明。在此，同样的部件利用相同的附图标记来标记。所示的实施方式是强烈示意性的，g卩：距离以及横向延伸尺寸和竖直延伸尺寸不是按比例的并且只要没有另外说明也就没有可导出的彼此之间的几何关系。其中：_0]图1示出FPGA的1〇驱动器的示意图；[0061]图2示出两个FPGA的示意图，这两个FPGA通过多条线路互相连接；[0062]图3示出具有接收寄存器的10驱动器的示意图；[0063]图4示出具有发送寄存器的1〇驱动器的示意图；[0064]图5示出按照本发明的方法的方法步骤的示意图；[0065]图6示出具有发送寄存器和激活寄存器的10驱动器的示意图；[0066]图7示出具有接收寄存器、发送寄存器、激活寄存器以及FPGA程序的10驱动器的示意图；[0067]图8示出三个FPGA的示意图，这三个FPGA通过多条线路互相连接。具体实施方式[0068]图1示出存在于fpgA中的已知的1〇驱动器。1〇驱动器13包括读取驱动器60和写入驱动器70。读取驱动器60总是激活的。读取驱动器6〇分析施加在接口引脚上的信号17并^将逻辑值61提供给FPGA中的功能使用。写入驱动器70可以通过激活信号16被激活。如果写入驱动器70是激活的，则该写入驱动器将施加的逻辑信号71转换成固定电压，所述写入驱动器通过接口引脚输出该固定电压。通过写入驱动器的输入信号来定义写入驱动器通过接口引脚输出哪种信号17。[0069]图2示出具有第一接口引脚5的第一FPGA1和具有第二接口引脚8的第二FPGA2。多条线路11、12将第一FPGA1的接口引脚3、4、5、6中的一部分接口引脚与第二FPGA2的接口弓1脚7、8、9、10中的一部分接口引脚连接。在此，第一线路I2将第一接口引脚5与第二接口引脚8连接。[0070]图3示出在第二接口引脚8上实现的驱动器13。接收寄存器14在第二FPGA2中实现并且与读取驱动器㈤连接。施加在第二接口引脚8上的信号17由读取驱动器6〇分析并且作为逻辑值61写入到接收寄存器14中。不言而喻，可以在每个1〇驱动器I3上并且因此在每个接口引脚3、4、5、6、7、8、9、10、50、51、52上实现接收寄存器14。[0071]图4示出在第一接口引脚5上实现的驱动器13。发送寄存器I5与写入驱动器7〇连接。当激活信号16激活写入驱动器70时，则写入驱动器70将发送寄存器15的逻辑值71转化为要通过第一接口引脚5输出的信号I7。不言而喻，可以在每个10驱动器13上实现发送寄存器15。[0072]接收寄存器14和发送寄存器15可以通过不同的已知技术被写入或读取。为此所需要的线路和逻辑电路在此未示出。[0073]图5示出一种方法，该方法可以利用在图2中示出的FpGA来实施。在此，在第一步骤110中，在第二FPGA2上在第二接口引脚8上实现在图3中示出的接收寄存器14。在第二步骤120中，在第一FPGA1上在第一接口引脚5上实现在图4中示出的发送寄存器15。在第三步骤130中设置发送寄存器15。在第四步骤140中设置激活信号I6并且因此激活在第一接口引脚5上的写入驱动器70。在第五步骤150中对接收寄存器14进行读取。当在第五步骤150中已经从接收寄存器14读取到第三步骤130中设置到发送寄存器15中的值71，则在第六步骤160中将接口引脚5、8配置给彼此。然后，在第七步骤170中保存所述配置或将所述配置输出给用户。当在第五步骤150中没有从接收寄存器14读取到在第三步骤130中设置到发送寄存器15中的值71，则中断所述方法或输出不能实施任何配置的消息。[0074]如果在各一个驱动器I3上实现多个接收寄存器14和或发送寄存器15,则能够检查多条线路11、12。在该情况下重复实施步骤四至七。在第四步骤140中相应地仅针对单个G写入驱动器70对激活信号16进行设置。在第五步骤150中对所有接收寄存器14进行读取。在第六步骤160中将所有的接口引脚3、4、5、6、7、8、9、10、50、51、52在步骤15〇中己经从这些接口引脚的接收寄存器14读取到在第二步骤13〇中设置的值71配置给具有相应激活的驱动器13的接口引脚3、4、5、6、7、8、9、10、5〇、51、52。然后，在第七步骤170中保存所述配置或将所述配置输出给用户。重复步骤四至七，直到所有写入驱动器70分别被激活一次。[0075]图6示出一种备选的在第一接口引脚5上实现的驱动器13。不同于图4,在第一FPGA1中实现激活寄存器20。所述激活寄存器2〇包含用于写入驱动器7〇的激活信号16。所述写入驱动器70可以在该实施方式中通过设置激活寄存器2〇来激活。[0076]图7示出接收寄存器14和发送寄存器I5共同利用一个FPGA程序3〇在10驱动器I3上实现。在FPGA1、2、S0上实现发送多路复用器4〇。所述发送多路复用器4〇要么将发送寄存器15与写入驱动器70连接、要么将FPGA程序30与写入驱动器70连接。为了检查所述连接，首先通过发送多路复用器4〇将发送寄存器15与写入驱动器连接。在结束针对所有与发送寄存器连接的驱动器的检查之后，切换发送多路复用器40并且将FPGA程序30与写入驱动器连接。附加地，在FPGA上实现接收多路复用器41和常数模块42。接收多路复用器要么将常数t旲块42与FPGA程序连接、要么将由读取驱动器60提供的信号61传递给FPGA程序。接收寄存器固定地与驱动器连接并且获得由读取驱动器提供的信号。为了检查所述连接，将FpGA程序30与常数模块42连接。在结束所述检查之后，切换接收多路复用器41并且将读取驱动器6〇与FPGA程序30连接。当接收多路复用器41将FPGA程序30与驱动器I3连接时，由读取驱动器6〇提供的值61不仅能够在FPGA程序30中被使用而且能够通过接收寄存器14被读取。不言而喻，接收寄存器和接收多路复用器可以在多个接口引脚上连同一个FPGA程序在FPGA上实现。[0077]图8示出三个FPGA的示意图，这三个FPGA通过多条线路11、12、81、82互相连接。第二线路81将第一FPGA1的接口引脚4与第三FPGA80的接口引脚52连接，而第三线路82将第二FPGA2的接口引脚7与第三FPGA80的接口引脚51连接。第四线路11将第一FPGA1的接口引脚3与第二FPGA2的接口引脚1〇连接。第一线路I2在该示例中将第一FPGA1的第一接口弓丨脚5与第二FPGA2的第二接口引脚8以及第三FPGAS0的第三接口引脚50连接。不言而喻，所述连接仅是示例性的。原理上，每个接口引脚可以与每个其它的接口引脚连接。当在所有的接口引脚上实现发送寄存器14和接收寄存器15时，能够检查所有的线路^、^、…、似并且能够形成完整的接线拓扑结构。如果仅在一部分接口引脚上实现发送寄存器14和或接收寄存器15，则仅能够形成部分的接线拓扑结构。

权利要求：1.用于识别至少两个FPGA1、2之间的接线拓扑结构的方法，其中：第一FPGA1包括多个接口引脚3、4、5、6、尤其是包括第一接口引脚5;第二FPGA⑵包括多个接口引脚7、8、9、10、尤其是包括第二接口引脚⑻；多条线路11、12将第一FPGA1的接口引脚3、4、5、6中的至少一部分接口引脚与第二FPGA2的接口引脚7、8、9、10中的至少一部分接口引脚连接；在第一接口引脚⑸上存在第一驱动器13;在第二接口引脚⑻上实现第一接收寄存器14;在第一驱动器（13上实现第一发送寄存器15;由发送寄存器15定义由第一驱动器13输出的信号（17;通过第一激活信号（16激活第一驱动器13;第一驱动器13发出第一信号（17;借助所述第一接收寄存器（14读取所述第一信号（I7在第二接口引脚8上是否被接收；当第一驱动器（1¾的第一信号（I7在第二接口引脚8上被接收时，将所述第二接口引脚⑻配置给所述第一接口引脚5。2.根据权利要求1所述的方法，其特征在于，在第一驱动器（13上实现第一激活寄存器2〇，其中，所述第一激活寄存器20将第一激活信号（16提供给第一驱动器13。3.根据权利要求1所述的方法，其特征在于，通过控制机构将所述激活信号（16直接传输给驱动器13。4.根据上述权利要求中任一项所述的方法，其特征在于，通过控制机构来访问所述寄存器14、15、20。5.根据上述权利要求中任一项所述的方法，其特征在于，己知第一接口引脚5应该己经与第二接口引脚8连接的信息，其中，当第一信号（17没有在第二接口引脚⑻上被接收时输出警告。6.根据上述权利要求中任一项所述的方法，其特征在于，针对各一个驱动器（13实现多个激活信号（16，其中，所述激活信号（ie分别单独地激活一个驱动器13，并且将所有的接收相应激活的驱动器（13的信号的接口引脚3、4、5、6、7、8、9、10配置给该激活的驱动器13的接口引脚3、4、5、6、7、8、9、10。7.根据上述权利要求中任一项所述的方法，其特征在于，已知关于第一FPGA程序30的第一信息，其中，所述第一信息确定:针对第一FPGA1的哪些接口引脚3、4、5、6实现激活信号16、发送寄存器15和或接收寄存器14。8.根据权利要求7所述的方法，其特征在于，所述第一FPGA程序30与第一发送寄存器I5共同地在第一FPGA1上实现，其中，在第一FPGA⑴上实现第一发送多路复用器40，所述第一发送多路复用器40将第一驱动器13与第一发送寄存器15和第一FPGA程序30连接，其中，通过第一发送多路复用器40来控制:是第一发送寄存器（15、还是第一FPGA程序30定义要由第一驱动器13输出的信号（17。9.根据上述权利要求中任一项所述的方法，其特征在于，已知关于第二FPGA程序30的第二信息，其中，所述第二信息确定:针对第二FPGA2的哪些接口引脚7、8、9、10实现激活信号（16、发送寄存器15和或接收寄存器14。10.根据权利要求9所述的方法，其特征在于，所述第二FPGA程序3〇与第二发送寄存器（I5共同地在第二FPGA⑵上实现，其中，在第二FPGA⑵上实现第二发送多路复用器40，所述第二发送多路复用器40将第二驱动器1¾与第二发送寄存器15和第二FPGA程序3〇连接，其中，通过第二发送多路复用器40来控制:是第二发送寄存器（15、还是第二FPGA程序30定义要由第二驱动器13输出的信号（17。11.根据上述权利要求中任一项所述的方法，其特征在于，在第三接口引脚50上实现第二接收寄存器（14，其中，借助所述第二接收寄存器（14读取第一信号（17在第三接口引脚50上是否被接收，当第一信号（17在第三接口引脚50上被接收时，将所述第三接口引脚50配置给所述第一接口引脚5。12.根据上述权利要求中任一项所述的方法，其特征在于，在第二接口引脚8上实现第二激活信号16，其中，如果第一信号17在第二接口引脚⑻上被接收，则输出警告。I3•根据权利要求1至6中任一项所述的方法，其特征在于，在所有的接口引脚3、4、5、6、7、8、9、10、5〇、51、52上分别实现一个激活信号（16、一个发送寄存器（lf5以及一个接收寄存器14。14.根据权利要求13所述的方法，其特征在于，确定完整的接线拓扑结构。I5•根据上述权利要求中任一项所述的方法，其特征在于，针对每个激活信号（16实现一个激活寄存器20。

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