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申请/专利权人：合肥工业大学
摘要：本发明公开了一种基于序列机的FXLMS算法的FPGA实现模块及方法，该模块由基于D_RAM的输入信号延时模块、基于序列机的全并行运算模块组成；基于D_RAM的输入信号延时模块用于实现对输入信号xn的延时，基于序列机的全并行运算模块用于实现对所述输入信号延时模块发送的M个的数据的定系数滤波、自适应滤波及更新自适应滤波器权值。本发明以较低的的硬件消耗实现了FXLMS算法运算，节省了大量硬件资源，并基于严谨的线性序列机全并行的执行各运算步骤，提高了FPGA处理速度。
主权项：1.一种基于序列机的FXLMS算法的FPGA实现模块，其特征包括：基于D_RAM的输入信号延时模块、基于序列机的全并行运算模块；所述基于D_RAM的输入信号延时模块接收外部的第n时刻输入信号xn并通过写指针写入第i个地址中，且0≤i≤M-1；读指针从第i个地址开始，依次按照第i-1个地址，第i-2个地址，……，第i+2个地址，第i+1个地址的顺序读出相应地址存储的数据并传递给所述基于序列机的全并行运算模块，从而实现对M列一维向量xn＝[xn,xn-1,…,xn-M+1]的一次延时；所述基于序列机的全并行运算模块依次接收所述输入信号延时模块发送的M个的数据，并依次对M个的数据进行定系数滤波处理，得到1行N列定系数滤波信号Fxn＝[Fxn,Fxn-1,…,Fxn-N+1]；其中，Fxn表示第n时刻xn经定系数滤波得到的数据；再对定系数滤波信号Fxn进行自适应滤波处理，得到自适应滤波信号yn；最后更新自适应滤波器权值wn＝[wn0,wn1,…,wnN-1]，其中，wnN-1表示自适应滤波器第n时刻的第N个权值。
全文数据：
权利要求：
百度查询： 合肥工业大学 基于序列机的FXLMS算法的FPGA实现模块及方法
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