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摘要：本发明公开了一种跳时跳频调制器包括打孔交织模块、脉冲组帧模块、跳时网络模块、调制模块、数字上变频模块以及高速DAC模块，打孔交织模块对伪随机打孔序列对上行数据进行打孔、交织，得到H个长度为N的OUT序列，然后，在脉冲组帧模块中，一个OUT序列组为一帧数据，这样，脉冲组帧和跳时网络模块可以实现任意时长的跳时，且资源占用小，控制逻辑复杂度低。调制模块采用GMSK调制，其功率谱旁瓣小，对相邻信道干扰小，与其他调制方式相比，频宽相同的情况下可实现更高的频率利用效率。数字上变频可以实现在大范围内任意频率的快速跳频，采用先基带混频再在DAC中混频的二级混频方式，不需传统的FPGA并行处理技术就能够实现调制，降低了FPGA平台算法部署的难度。

主权项：1.一种跳时跳频调制器，其特征在于，包括打孔交织模块，用于生成0到M-1构成的伪随机打孔序列X，然后用自加的计数值cnt索引伪随机打孔序列X，计数值cnt初始值为0，每个时钟自加1，得到序列值X[cnt]，再用序列值X[cnt]索引长度为M的上行数据IN得到IN[X[cnt]]，再按顺序排列成长度为N的H个OUT序列并输出到脉冲组帧模块，其中，H＝MN；脉冲组帧模块，包括一计数器和一FIFO存储器，其中，计数器用于脉冲组帧模块的输出数据进行计数，控制FIFO存储器的读使能信号rd_en，计数器初始值为0，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，此时脉冲组帧模块输出同步头，当计数器的计数值达到同步头数据长度，则将计数器清零，将读使能信号rd_en拉高，读取FIFO存储器缓存的数据，直接输出，当计数器的计数值达到OUT序列的长度N时，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，此时脉冲组帧模块输出同步尾，当计数器的计数值达到同步尾数据长度，则脉冲组帧完成一帧组帧并输出跳时网络模块，将计数器清零，将读使能信号rd_en拉低，FIFO存储器缓存输入的数据即OUT序列，开始下一帧数据的组帧，依次循环，直到H个OUT序列脉冲组帧完成，输出H帧数据；跳时网络模块，包括一FIFO存储器和一计数器，FIFO存储器用于缓存来自脉冲组帧模块的帧数据，计数器用于控制FIFO存储器的读使能信号rd_en，计数器初始值为0，将读使能信号rd_en拉高，每个时钟从FIFO存储器读取一个缓存的数据并输出到调制模块，计数器每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器清零并拉低读使能信号rd_en，停止从FIFO存储器读取缓存的数据，其中，输出计数溢出值A等于一帧数据的长度，此时，第一帧数据输出完毕，计数器继续从0开始计数，当计数值达到第1个跳时段的跳时溢出值B[1]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块，计数器每个时钟自加1，当计数值达到输出计数溢出值A时，将计数器清零并拉低读使能信号rd_en，停止从FIFO存储器读取缓存的数据，此时，第二帧数据输出完毕，计数器继续从0开始计数，当计数值达到第2个跳时段的跳时溢出值B[2]时，清空计数值并拉高读使能信号rd_en，继续读取下一帧数据输出到调制模块，这样依次进行跳时，直到计数值达到第H-1个跳时段的跳时溢出值B[H-1]时，清空计数值并拉高读使能信号rd_en，读取第H帧数据输出到调制模块，完成H帧数据的跳时；调制模块，采用GMSK调制，首先将接收到的每一帧数据转换为不归零码，然后做L倍过采样，用于不归零码做保持延长L-1次，为高斯滤波保留足够的采样点，然后进行高斯滤波，平滑滤波输入的NRZ的不归零码，减弱码元突变对相邻信道带来的频谱干扰，然后进行相位积分，将高斯滤波后的相位值累加，最后进行CORDIC求解：求解累加后的相位的同相幅值Iα和正交幅值Qα即角频率为α的正交基带信号；数字上变频模块，包括DDS直接数字合成信号发生器以及混频器，DDS直接数字合成信号发生器用于生成频率可变的跳频正交中频信号，混频器，用于将正交基带信号与跳频正交中频信号混频，得到基带信号eiα+β：eiα+β＝Iα·cosβ+Qα·sinβ+iIα·sinβ+Qα·cosβ其中，β为跳频正交中频信号的角频率；高速DAC模块，包括射频本振发生器以及数模转换器，射频本振发生器用于生成射频本振信号，并基带信号eiα+β混频到频率较高的高速数字信号，数模转换器，用于将高速数字信号转换为射频信号。

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