买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：上海芯元基半导体科技有限公司

摘要：本发明提供一种复合衬底、半导体器件结构及其制备方法，所述复合衬底包括：生长衬底；外延缓冲层，位于所述生长衬底上表面；凸起结构，呈周期性间隔分布于所述外延缓冲层上表面；所述凸起结构为半导体介质膜层；图形化保护层，位于所述凸起结构与所述外延缓冲层之间，且位于所述凸起结构的正下方。本发明的保护层起到对外延缓冲层保护的作用，使得外延缓冲层不会受到干法刻蚀工艺中刻蚀气体或聚合物的污染，使得在外延缓冲层表面再次外延生长外延层更加容易，生长工艺窗口更大，可工艺化量产。

主权项：1.一种复合衬底的制备方法，其特征在于，所述复合衬底的制备方法包括以下步骤：1提供生长衬底；2在所述生长衬底上表面形成外延缓冲层；3在所述外延缓冲层上表面形成保护层；4在所述保护层上表面形成半导体介质膜层；5采用光刻及干法刻蚀工艺将所述半导体介质膜层图形化，以在所述保护层上表面形成周期性间隔分布的凸起结构；所述凸起结构之间暴露出部分所述保护层；6采用湿法刻蚀工艺将所述保护层图形化，以去除暴露的所述保护层，保留在所述凸起结构正下方的所述保护层以形成图形化保护层，所述图形化保护层为金属层，所述金属层的材料为镍或钛，所述金属层的厚度范围是10埃～500埃，用于连接所述外延缓冲层与所述凸起结构。

全文数据：一种复合衬底、半导体器件结构及其制备方法技术领域[0001]本发明涉及半导体技术领域，特别是涉及一种复合衬底、半导体器件结构及其制备方法。背景技术[0002]半导体照明作为新型高效固体光源，具有寿命长、节能、环保、安全等优点，其应用领域正在迅速扩大。尤其近几年，随着研发力度的加大和资金的投入，LED发光效率和品质得到大幅度的提升，LED更是得到深入的应用。[0003]LED产业经过多年的研究和发展，一致认为生长衬底技术是GaN基材料及器件的核心。目前主流的衬底技术路线是蓝宝石技术路线、Si衬底技术路线、SiC衬底技术路线、GaN同质衬底技术，以及最新突破的复合衬底技术路线，几种技术中以蓝宝石技术路线最为成熟，且几种技术路线中各有优劣和有些还存在技术难点，其目的都是为了提高led发光效率和品质。[0004]最新的图形衬底有以下几种：1、在蓝宝石衬底表面或其他常规衬底表面制作Si〇2膜层结构的微观图形;2、在蓝宝石衬底表面或其他常规衬底表面制作DBR膜层结构的微观图形;3、首先在生长衬底上面沉积外延缓冲层，之后在缓冲层上制作Si〇2、Si3N4或DBR膜层结构的微观图形。1、2两种方法都存在一个共同的问题，那就是后续外延生长困难，如果低温生长的话，Si02膜层或DBR膜层表面会沉积多晶，外延晶体质量差，如果高温生长的话，蓝宝石衬底表面沉积不了GaN或多晶，这样导致外延生长工艺条件及其苛刻，没法量产。第3种方法也有些难度:首先是Si02膜层结构微观图形的制作，如果用湿法刻蚀Si02图形，其图形尺寸会受到限制，只能做大，不能做小，否则不能够批量生产;更别说做到纳米级;如果用干法刻蚀Si〇2图形，缓冲层的表面会受到刻蚀气体的污染，造成后续外延生长困难，甚至沉积不了，条件苛刻，外延层晶体质量也提高不大，其次是单纯的Si02膜层结构对光的反射效果有限，对亮度提升有限。上述各方案中均由于存在诸多问题无法实现量产。[0005]对于LED更高应用的要求，衬底技术还需提升和挖掘。因此，不断的挖掘衬底技术来有效提高GaN基外延层及LED外延结构晶体质量，改善LED各项性能指标实属必要。发明内容[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种复合衬底、半导体器件结构及其制备方法，用于解决现有技术中的GaN基外延层及LED外延结构存在的晶体质量不高，各向性能指标有待改善的问题。[0007]为实现上述目的及其他相关目的，本发明提供一种复合衬底的制备方法，所述复合衬底的制备方法包括以下步骤：[0008]1提供生长衬底；[0009]2在所述生长衬底上表面形成外延缓冲层；[0010]3在所述外延缓冲层上表面形成保护层；[0011]4在所述保护层上表面形成半导体介质膜层；[0012]5采用光刻及干法刻蚀工艺将所述半导体介质膜层图形化，以在所述保护层上表面形成周期性间隔分布的凸起结构;所述凸起结构之间暴露出部分所述保护层；[0013]6采用湿法刻蚀工艺将所述保护层图形化，以去除暴露的所述保护层。[0014]作为本发明的复合衬底的制备方法的一种优选方案，所述保护层包括金属层或和金属氧化物层。[0015]作为本发明的复合衬底的制备方法的一种优选方案，所述金属层的材料包括镍或钛;所述金属氧化物层的材料包括氧化钛或铟锡氧化物。[0016]作为本发明的复合衬底的制备方法的一种优选方案，所述半导体介质膜层包括至少一层半导体介质层。[0017]作为本发明的复合衬底的制备方法的一种优选方案，所述半导体介质膜层包括Si〇2层、Si3N4层、SiONx层或DBR层中的至少一种。[0018]作为本发明的复合衬底的制备方法的一种优选方案，所述凸起结构的形状为圆柱形、方柱形、圆锥形、子弹头形或条形。[0019]本发明还提供一种复合衬底，所述复合衬底包括：[0020]生长衬底；[0021]外延缓冲层，位于所述生长衬底上表面；[0022]凸起结构，呈周期性间隔分布于所述外延缓冲层上表面;所述凸起结构为半导体介质膜层；[0023]图形化保护层，位于所述凸起结构与所述外延缓冲层之间，且位于所述凸起结构的正下方。[0024]作为本发明的复合衬底的一种优选方案，所述凸起结构包括至少一层半导体介质层。[0025]作为本发明的复合衬底的制备方法的一种优选方案，所述半导体介质膜层包括Si〇2层、Si3N4层、SiONx层或DBR层中的至少一种。[0026]作为本发明的复合衬底的一种优选方案，所述凸起结构的形状为圆柱形、方柱形、圆锥形、子弹头形或条形。[0027]作为本发明的复合衬底的一种优选方案，所述图形化保护层包括金属层或和金属氧化物层。[0028]作为本发明的复合衬底的一种优选方案，所述金属层的材料包括镍或钛;所述金属氧化物层的材料包括氧化钛或铟锡氧化物。[0029]作为本发明的复合衬底的一种优选方案，所述图形化保护层的厚度为10埃〜500埃。[0030]本发明还提供一种半导体器件结构的制备方法，所述半导体器件结构的制备方法包括以下步骤：[0031]1采用如上述任一方案中所述的制备方法制备复合衬底；[0032]2在所述复合衬底表面形成外延过渡层，所述外延过渡层填满所述凸起结构之间的间隙，并完全覆盖所述凸起结构；[0033]3在所述外延过渡层表面形成N型外延层；[0034]4在所述N型外延层表面形成量子阱层；[0035]5在所述量子阱层表面形成P型外延层。[0036]作为本发明的半导体器件结构的制备方法的一种优选方案，步骤5之后，还包括在所述N型外延层表面形成N电极，并在所述P型外延层表面形成P电极的步骤。[0037]作为本发明的半导体器件结构的制备方法的一种优选方案，步骤5之后，还包括在所述P型外延层表面形成P电极，并在所述生长衬底远离所述外延缓冲层的表面形成N电极的步骤。[0038]本发明还提供一种半导体器件结构，所述半导体器件结构包括：[0039]如上述任一方案中所述的复合衬底；[0040]外延过渡层，填满所述凸起结构之间的间隙并完全覆盖所述凸起结构；[0041]N型外延层，位于所述外延过渡层表面；[0042]量子阱层，位于所述N型外延层表面；[0043]P型外延层，与所述量子阱层表面。[0044]作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构还包括：[0045]N电极，位于所述N型外延层表面；[0046]P电极，位于所述P型外延层表面。[0047]作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构还包括：[0048]P电极，位于所述P型外延层表面；[0049]N电极，位于所述生长衬底远离所述外延缓冲层的表面。[0050]如上所述，本发明的复合衬底、半导体器件结构及其制备方法，具有以下有益效果：[0051]本发明的复合衬底的制备方法通过先在外延缓冲层表面形成保护层，而后再在保护层表面形成半导体介质膜层，在采用干法刻蚀工艺刻蚀半导体介质膜层形成凸起结构的过程中，保护层起到对外延缓冲层保护的作用，使得外延缓冲层不会受到干法刻蚀工艺中刻蚀气体或聚合物的污染，使得在外延缓冲层表面再次外延生长外延层更加容易，生长工艺窗口更大，可工艺化量产；同时，保护层还起到将外延缓冲层与半导体介质膜层连接的作用，使得在所述复合衬底用于半导体器件结构制备时，在外延生长升温过程中能抵抗住应力的变化；由于保护层设计厚度很薄，湿法腐蚀时不容易钻蚀，从而能够很好地控制图形的精度。[0052]本发明的复合衬底中呈周期性阵列分布的、包括至少一层半导体介质层的凸起结构可以使得在复合衬底表面形成的外延层侧向生长的晶体质量更好；同时，由于所述凸起结构为半导体介质膜层，所述凸起结构中各层与后续在所述复合衬底表面形成的半导体器件中的GaN层具有较大的反射率差，所述凸起结构的反射效果更好，可以提高后续在所述复合衬底表面形成的半导体器件的出光率。[0053]整个本发明的复合衬底制备工艺的创新设计，使得本发明的复合衬底不仅能够发挥技术性能优势，而且能够进行大批量地量产推广。附图说明[0054]图1显示为本发明实施例一中提供的复合衬底的制备方法的流程图。[0055]图2至图11显示为本发明实施例一中提供的复合衬底的制备方法各步骤的结构示意图，其中，图9至图11显示为本发明提供的复合衬底的结构示意图，其中，图9为俯视图，图10及图11为截面图。[0056]图I2显示为本发明实施例三中提供的半导体器件结构制备方法的流程图。[0057]图13至图18显示为本发明实施例三中提供的半导体器件结构制备方法各步骤的结构示意图，其中，图17及图18显示为本发明提供的半导体器件结构的截面结构示意图。[0058]元件标号说明[0059]10生长衬底[0060]11外延缓冲层[0061]12保护层[0062]121图形化保护层[0063]13半导体介质膜层[0064]131Si〇2层[0065]132Si3N4层[0066]133凸起结构[0067]14外延过渡层[0068]15N型外延层[0069]16量子阱层[0070]17P型外延层[0071]18N电极[0072]19P电极具体实施方式[0073]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所掲露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。[0074]请参阅图1〜图18。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。[0075]实施例一[0076]请参阅图1，本发明提供一种复合衬底的制备方法，所述复合衬底的制备方法包括以下步骤：[0077]1提供生长衬底；[0078]2在所述生长衬底上表面形成外延缓冲层；[0079]3在所述外延缓冲层上表面形成保护层；[0080]4在所述保护层上表面形成半导体介质膜层；[0081]5采用光刻及干法刻蚀工艺将所述半导体介质膜层图形化，以在所述保护层上表面形成周期性间隔分布的凸起结构;所述凸起结构之间暴露出部分所述保护层；[0082]6采用湿法刻蚀工艺将所述保护层图形化，以去除暴露的所述保护层。[0083]在步骤1中，请参阅图1中的S1步骤及图2,提供生长衬底10。[0084]作为示例，所述生长衬底10可以根据实际需要选择，优选地，所述生长衬底10可以A12〇3衬底、SiC衬底、Si衬底、ZnO衬底或GaN衬底。[0085]在步骤2中，请参阅图1中的S2步骤及图3,在所述生长衬底10表面形成外延缓冲层11。[0086]作为示例，所述外延缓冲层11可以为氮化物缓冲层，优选地，本实施例中，所述外延缓冲层11可以为AlxGai-xN层，其中，0x0.5;也可以为BN层;还可以为A1N层，A1N层的晶向为0001晶向。[0087]作为示例，可以采用M0CVD有机金属化学气相沉积）、HVTO氢化物气相外延）或PVD物理气相沉积工艺在所述生长衬底10表面形成所述外延缓冲层11。[0088]作为示例，所述外延缓冲层11的厚度可以根据实际需要进行设定，优选地，本实施例中，所述外延缓冲层11的厚度为50埃〜600埃。[0089]在步骤3中，请参阅图1中的S3步骤及图4,在所述外延缓冲层11上表面形成保护层12。[0090]作为示例，可以采用蒸镀等工艺于所述外延缓冲层11上表面形成所述保护层12;所述保护层12可以包括金属层或和金属氧化物层，即所述保护层12可以为一层金属层，也可以为至少两层不同材料的金属层，也可以为一层金属氧化物层，也可以为至少两层不同材料的金属氧化物层，还可以为至少一层金属层与至少一层金属氧化物层组成的叠层结构。具体的，所述金属层的材料包括镍Ni或钛Ti;所述金属氧化物层的材料包括氧化钛TiOx或铟锡氧化物IT0。在一示例中，所述保护层12包括一层氧化钛层及一层铟锡氧化物层。[0091]作为示例，所述保护层12的厚度可以根据实际需要进行设定，优选地，本实施例中，所述保护层12的厚度可以为10埃〜500埃。所述保护层12的厚度如果太小，譬如小于1〇埃，其起到的保护作用将非常有限，如果所述保护层12的厚度太多，譬如大于500埃，又容易造成钻蚀，从而影响器件的性能。本发明中将所述保护层12的厚度设置为10埃〜500埃，即可以保证所述保护层12所起到的保护作用，又在后续湿法腐蚀时不容易钻蚀，从而能够很好地控制图形的精度。[0092]在步骤4中，请参阅图1中的S4步骤及图5,在所述保护层12上表面形成半导体介质膜层13。[0093]作为示例，采用等离子增强化学气相沉积PECVD、PVD或电子束蒸发等工艺在所述保护层12上表面沉积至少一层半导体介质层作为所述半导体介质膜层13,当所述半导体介质膜层13包括至少两层所述半导体介质层时，可以依次沉积或依次交替沉积至少两层半导体介质层以形成所述半导体介质膜层13,所述且相邻所述半导体介质层的材料不同，且所述半导体介质层的反射率与GaN的反射率相差较大。[0094]作为示例，所述半导体介质膜层13包括Si〇2层、ShlSiONx层或DBR层所述DBR层是由二氧化钛与氧化硅交替叠置的膜层）中的至少一种。具体的，所述半导体介质膜层13可以为包括Si〇2层、S:bN4、SiONx层或DBR层的单层结构，也可以为包括Si〇2层与Si3N4的两层结构，也可以为包括依次交替叠置的Si〇2层与Si3N4的多层结构，也可以为包括依次叠置的Si02层、Si3N4及SiOfc层的三层结构，还可以为包括依次周期性交替叠置的Si02层、Si3N4、SiONx层及DBR层的多层结构，还可以为包括依次非周期性交替叠置的Si〇2层、Si3N4、SiONx层及DBR层的的多层结构。其中，图5以所述半导体介质膜层13包括依次叠置的Si02层131及Si3N4层132的两层结构作为示例。[0095]在步骤5中，请参阅图1中的S5步骤及图6至图8,其中，图7及图8为图6的截面结构示意图，采用光刻及千法刻蚀工艺将所述半导体介质膜层13图形化，以在所述保护层12上表面形成周期性间隔分布的凸起结构133;所述凸起结构133之间暴露出部分所述保护层12。[0096]作为示例，所述凸起结构133在所述保护层12上表面呈周期性六角分布，也可以呈阵列分布。[0097]作为示例，所述凸起结构133的形状为圆柱形、方柱形、圆锥形、条形或子弹头形。其中，图7为所述凸起结构133的形状为子弹头形的截面结构示意图，图8为所述凸起结构133的形状为圆柱形或方柱形的截面结构示意图。[0098]作为示例，所述凸起结构133的最大横向尺寸为O.lwii〜10圓，即所述凸起结构133底部的尺寸为0.1Mi〜1〇蘭;所述凸起结构133的高度为0•2圓〜3圓，即步骤4中形成的所述半导体介质膜层13的厚度为0•2ym〜3mi;相邻所述凸起结构133的最小间距为0•lwn〜5ym，即相邻所述凸起结构133底部的间距为0.lym〜5ym。[0099]在步骤5中，由于所述半导体介质膜层13下方形成有所述保护层12,在采用干法刻蚀工艺刻蚀所述半导体介质膜层13形成所述凸起结构133的过程中，所述保护层12起到对所述外延缓冲层11保护的作用，使得所述外延缓冲层11不会受到干法刻蚀工艺中刻蚀气体或聚合物的污染，使得在所述外延缓冲层11表面再次外延生长外延层更加容易，生长工艺窗口更大，可工艺化量产；同时，所述保护层12还起到将所述外延缓冲层11与所述半导体介质膜层13刻蚀后的所述凸起结构133连接的作用，使得在所述复合衬底用于半导体器件结构制备时，在外延生长升温过程中能抵抗住应力的变化。[0100]本发明的所述复合衬底中呈周期性阵列分布的、包括至少一层半导体介质层的所述凸起结构133可以使得在所述复合衬底表面形成的外延层侧向生长的晶体质量更好；同时，由于所述凸起结构133为半导体介质膜层，所述凸起结构133中各层与后续在所述复合衬底表面形成的半导体器件中的GaN层具有较大的反射率差，所述凸起结构133的反射效果更好，可以提高后续在所述复合衬底表面形成的半导体器件的出光率。[0101]在步骤6中，请参阅图1中的S6步骤及图9至图11，其中，图10及图11为图9的截面结构示意图，采用湿法刻蚀工艺将所述保护层12图形化，以去除暴露的所述保护层12,保留在所述凸起结构133正下方的所述保护层12即为图形化保护层121。[0102]作为示例，可以采用现有的可以去除所述保护层12但又不能去除所述保护层12周围的其他结构的湿法腐蚀液去除暴露的所述保护层12即位于相邻所述凸起结构133之间的所述保护层12。去除暴露的所述保护层12之后，暴露出位于所述凸起结构133之间的所述外延缓冲层11。需要说明的是，步骤6中，位于所述凸起结构133之间及所述凸起结构133外围的所有的所述保护层12,使得除了所述凸起结构133下方之外的所述保护层12均被完全去除，以使得除了所述凸起结构133下方之外的所述外延缓冲层11均被暴露出来。[0103]实施例二[0104]请继续参阅图9及图11，本发明还提供一种复合衬底，所述复合衬底可以采用实施例一中所述的制备方法制备而得到，所述复合衬底包括:生长衬底10;外延缓冲层11，所述外延缓冲层11位于所述生长衬底1〇上表面；凸起结构133,所述凸起结构133呈周期性间隔分布于所述外延缓冲层11上表面;所述凸起结构133为半导体介质膜层；图形化保护层121，所述图形化保护层121位于所述凸起结构133与所述外延缓冲层11之间，且位于所述凸起结构133的正下方。[0105]作为示例，所述生长衬底10可以为Al2〇3衬底、SiC衬底Si衬底、ZnO衬底或GaN衬底。[0106]作为示例，所述外延缓冲层11可以为AlxGai-xN层，其中，〇彡x彡0.5;也可以为BN层;还可以为A1N层，A1N层的晶向为0001晶向。[0107]作为示例，所述外延缓冲层11的厚度可以根据实际需要进行设定，优选地，本实施例中，所述外延缓冲层11的厚度为50埃〜600埃。[0108]作为示例，所述图形化保护层121可以包括金属层或和金属氧化物层，即所述图形化保护层121可以为一层金属层，也可以为至少两层不同材料的金属层，也可以为一层金属氧化物层，也可以为至少两层不同材料的金属氧化物层，还可以为至少一层金属层与至少一层金属氧化物层组成的叠层结构。具体的，所述金属层的材料包括镍Ni或钛Ti;所述金属氧化物层的材料包括氧化钛Ti〇x或铟锡氧化物IT0。在一示例中，所述图形化保护层121包括一层氧化钛层及一层铟锡氧化物层。[0109]作为示例，所述图形化保护层121为通过刻蚀实施例一中所述的保护层12所得到。[0110]作为示例，所述保护层12的厚度可以根据实际需要进行设定，优选地，本实施例中，所述保护层12的厚度可以为10埃〜500埃。[0111]作为示例，所述凸起结构133包括至少一层半导体介质层，当所述凸起结构133包括至少两层所述半导体介质层时，相邻所述半导体介质层的材料不同，且所述半导体介质层的反射率与GaN的反射率相差较大。[0112]作为示例，所述凸起结构133包括Si〇2层、Si3N4层、SiONJl或DBR层中的至少一种。具体的，所述凸起结构133可以包括Si02层、Si3N4层、SiONx层或DBR层的单层结构，也可以为包括Si〇2层与Si3N4的两层结构，也可以为包括依次交替叠置的Si02层与Si3N4层的多层结构，也可以为包括依次叠置的Si02层、Si3N4层及SiONx层的三层结构，还可以为包括依次周期性交替叠置的Si〇2层、Si3N4层、Si0Nx层及DBR层的的多层结构，还可以为包括依次非周期性交替叠置的Si02层、Si3N4层、Si0NX层及DBR层的的多层结构。其中，图10及图11均以所述凸起结构133包括依次叠置的Si〇2层131、Si3N4层132的两层结构作为示例。[0113]作为示例，所述凸起结构133在所述外延缓冲层11表面呈周期性六角分布，也可以呈阵列分布。[0114]作为示例，所述凸起结构133的形状为圆柱形、方柱形、圆锥形、条形、子弹头形或条形。其中，图10为所述凸起结构133的形状为子弹头形的截面结构示意图，图11为所述凸起结构133的形状为圆柱形或方柱形的截面结构示意图。[0115]作为示例，所述凸起结构133的最大横向尺寸为O.lwn〜10wn，即所述凸起结构133底部的尺寸为O.lwn〜10M1;所述凸起结构133的高度为0.2wn〜3wn，即所述凸起结构133的厚度为〇.2um〜3wn;相邻所述凸起结构133的最小间距为O.lwn〜5um，即相邻所述凸起结构133底部的间距为0.lum〜5wn。[0116]本发明的所述图形化保护层121是通过刻蚀形成于所述半导体介质膜层13下方的所述保护层12而得到，在采用干法刻蚀工艺刻蚀所述半导体介质膜层13形成所述凸起结构133的过程中，所述保护层12起到对所述外延缓冲层11保护的作用，使得所述外延缓冲层11不会受到干法刻蚀工艺中刻蚀气体或聚合物的污染，使得在所述外延缓冲层11表面再次外延生长外延层更加容易，生长工艺窗口更大，可工艺化量产；同时，所述保护层12还起到将所述外延缓冲层11与所述半导体介质膜层13刻蚀后的所述凸起结构133连接的作用，使得在所述复合衬底用于半导体器件结构制备时，在外延生长升温过程中能抵抗住应力的变化。[0117]本发明的所述复合衬底中呈周期性阵列分布的、包括至少一层半导体介质层的所述凸起结构133可以使得在所述复合衬底表面形成的外延层侧向生长的晶体质量更好；同时，由于所述凸起结构133为半导体介质膜层，所述凸起结构133中各层与后续在所述复合衬底表面形成的半导体器件中的GaN层具有较大的反射率差，所述凸起结构133的反射效果更好，可以提高后续在所述复合衬底表面形成的半导体器件的出光率。[0118]实施例三[0119]请参阅图12,本发明还提供一种半导体器件结构的制备方法，所述半导体器件结构的制备方法包括以下步骤：[0120]1采用如实施例一中所述的制备方法制备复合衬底；[0121]2在所述复合衬底表面形成外延过渡层，所述外延过渡层填满所述凸起结构之间的间隙，并完全覆盖所述凸起结构；[0122]3在所述外延过渡层表面形成N型外延层；[0123]4在所述N型外延层表面形成量子阱层；[0124]5在所述量子阱层表面形成P型外延层。[0125]在步骤1中，请参阅图12中的S1步骤，采用实施例一中所述的制备方法制备复合衬底。[0126]制备所述复合衬底的具体方法请参阅实施例一，此处不再累述。[0127]在步骤2中，请参阅图12中的S2步骤及图13,在所述复合衬底表面形成外延过渡层14,所述外延过渡层14填满所述凸起结构133之间的间隙，并完全覆盖所述凸起结构133。[0128]作为示例，采用M0CVD或HVPE工艺在暴露的所述外延缓冲层11的上表面形成所述外延过渡层14。[0129]作为示例，所述外延过渡层14的厚度可以根据实际需要进行设定，优选地，本实施例中，所述外延过渡层14的厚度可以为lwn〜10wn。[0130]在一示例中，所述外延过渡层14为单层结构，所述外延过渡层14可以为GaN层、AlGaN层、A1N层、InGaN层、AlInGaN层、掺Si的N型半导体材料层或掺Mg的P型半导体材料层。[0131]在另一示例中，所述外延过渡层14为两层或多层叠层结构，所述外延过渡层14可以为GaN层、AlGaN层、A1N层、InGaN层、AlInGaN层、掺Si的N型半导体材料层或掺Mg的P型半导体材料层中的至少两种的叠层结构。[0132]需要说明的是，本实施例中以所述凸起结构133的形状为子弹头形作为示例，其他形状的所述凸起结构133对应的工艺方法及结构与该实施例中的相同。[0133]在步骤3中，请参阅图I2中的S3步骤及图14,在所述外延过渡层14表面形成N型外延层15。[0134]作为示例，可以采用MOCVD工艺在所述外延过渡层14表面形成所述N型外延层15。[0135]在步骤4中，请参阅图12中的S4步骤及图15,在所述N型外延层15表面形成量子阱层16。[0136]作为示例，可以采用MOCVD工艺在所述N型外延层15表面形成所述量子阱层16。[0137]在步骤5中，请参阅图12中的S5步骤及图16，在所述量子阱层16表面形成P型外延层17。[0138]作为示例，可以采用MOCVD工艺在所述量子阱层16表面形成所述P型外延层I7。[0139]在一示例中，请参阅图17，步骤5之后，还包括在所述N型外延层15表面形成N电极18,并在所述P型外延层17表面形成P电极19的步骤。[0140]作为示例，在所述N型外延层15表面形成所述N电极18时，先采用光刻刻蚀工艺去除部分所述量子阱层16及部分所述P型外延层17以暴露出所述N型外延层15形成台阶结构，而后再在所述N型外延层15表面形成所述N电极。当然，也可在暴露出所述N型外延层15形成台阶结构之后，在所述N型外延层15表面形成所述N电极的同时，在所述P型外延层17表面形成所述P电极16。[0141]在另一示例中，请参阅图18,步骤5之后，还包括在所述P型外延层17表面形成Pi极19,并在所述生长衬底10远离所述外延缓冲层11的表面形成N电极18的步骤。[0142]实施例四[0143]请继续参阅图17及图18,本发明还提供一种半导体器件结构，所述半导体器件结构可以由实施例三中的制备方法制备而得到，所述半导体器件结构包括:如实施例二中所述的复合衬底;外延过渡层14,所述外延过渡层14填满所述凸起结构133之间的间隙并完全覆盖所述凸起结构133;N型外延层15,所述N型外延层15位于所述外延过渡层14表面;量子讲层16,所述量子讲层16位于所述N型外延层15表面;P型外延层17,所述P型外延层17与所述量子讲层16表面。[0144]作为示例，所述外延过渡层14的厚度可以根据实际需要进行设定，优选地，本实施例中，所述外延过渡层14的厚度可以为lwn〜lOwn。[0145]在一示例中，所述外延过渡层14为单层结构，所述外延过渡层14可以为GaN层、AlGaN层、A1N层、InGaN层、AlInGaN层、掺Si的N型半导体材料层或掺Mg的P型半导体材料层。[0146]在另一示例中，所述外延过渡层14为两层或多层叠层结构，所述外延过渡层14可以为GaN层、AlGaN层、A1N层、InGaN层、AlInGaN层、掺Si的N型半导体材料层或掺Mg的P型半导体材料层中的至少两种的叠层结构。[0147]需要说明的是，本实施例中同样以所述凸起结构I33的形状为子弹头形作为示。[0148]在一示例中，如图17所示，所述半导体器件结构还包括:N电极18,所述N电极18位于所述N型外延层15表面;P电极19,所述P电极位于所述P型外延层17表面。[0149]在另一示例中，如图18所示，所述半导体器件结构还包括:P电极19，所述P电极19位于所述P型外延层17表面;N电极18,所述N电极18位于所述生长衬底10远离所述外延缓冲层11的表面。[0150]综上所述，本发明提供一种复合衬底、半导体器件结构及其制备方法，所述复合衬底的制备方法包括以下步骤:1提供生长衬底;2在所述生长衬底上表面形成外延缓冲层；3在所述外延缓冲层上表面形成保护层;4在所述保护层上表面形成半导体介质膜层;5采用光刻及干法刻蚀工艺将所述半导体介质膜层图形化，以在所述保护层上表面形成周期性间隔分布的凸起结构;所述凸起结构之间暴露出部分所述保护层;6采用湿法刻蚀工艺将所述保护层图形化，以去除暴露的所述保护层。本发明的复合衬底的制备方法通过先在外延缓冲层表面形成保护层，而后再在保护层表面形成半导体介质膜层，在采用干法刻蚀工艺刻蚀半导体介质膜层形成凸起结构的过程中，保护层起到对外延缓冲层保护的作用，使得外延缓冲层不会受到干法刻蚀工艺中刻蚀气体或聚合物的污染，使得在外延缓冲层表面再次外延生长外延层更加容易，生长工艺窗口更大，可工艺化量产；同时，保护层还起到将外延缓冲层与半导体介质膜层连接的作用，使得在所述复合衬底用于半导体器件结构制备时，在外延生长升温过程中能抵抗住应力的变化;本发明的复合衬底中呈周期性阵列分布的、包括至少一层半导体介质层的凸起结构可以使得在复合衬底表面形成的外延层侧向生长的晶体质量更好；同时，由于所述凸起结构为半导体介质膜层，所述凸起结构中各层与后续在所述复合衬底表面形成的半导体器件中的GaN层具有较大的反射率差，所述凸起结构的反射效果更好，可以提高后续在所述复合衬底表面形成的半导体器件的出光率。[0151]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

权利要求：1.一种复合衬底的制备方法，其特征在于，所述复合衬底的制备方法包括以下步骤：1提供生长衬底；2在所述生长衬底上表面形成外延缓冲层；3在所述外延缓冲层上表面形成保护层；4在所述保护层上表面形成半导体介质膜层；5采用光刻及干法刻蚀工艺将所述半导体介质膜层图形化，以在所述保护层上表面形成周期性间隔分布的凸起结构;所述凸起结构之间暴露出部分所述保护层；6采用湿法刻蚀工艺将所述保护层图形化，以去除暴露的所述保护层。2.根据权利要求1所述的复合衬底的制备方法，其特征在于：所述保护层包括金属层或和金属氧化物层。3.根据权利要求2所述的复合衬底的制备方法，其特征在于:所述金属层的材料包括镍或钛；所述金属氧化物层的材料包括氧化钛或铟锡氧化物。4.根据权利要求1所述的复合衬底的制备方法，其特征在于:所述半导体介质膜层包括至少一层半导体介质层。5.根据权利要求4所述的复合衬底的制备方法，其特征在于:所述半导体介质膜层包括Si02层、Si3N4层、SiONx或DM?层中的至少一种。6.根据权利要求1所述的复合衬底的制备方法，其特征在于:所述凸起结构的形状为圆柱形、方柱形、圆锥形、子弹头形或条形。7.—种复合衬底，其特征在于，所述复合衬底包括：生长衬底；外延缓冲层，位于所述生长衬底上表面；凸起结构，呈周期性间隔分布于所述外延缓冲层上表面;所述凸起结构为半导体介质膜层；图形化保护层，位于所述凸起结构与所述外延缓冲层之间，且位于所述凸起结构的正下方。8.根据权利要求7所述的复合衬底，其特征在于:所述凸起结构包括至少一层半导体介质层。9.根据权利要求8所述的复合衬底，其特征在于：所述半导体介质膜层包括Si02层、Si3N4层、Si0NX层或DBR层中的至少一种。10.根据权利要求7所述的复合衬底，其特征在于:所述凸起结构的形状为圆柱形、方柱形、圆锥形、子弹头形或条形。11.根据权利要求7所述的复合衬底，其特征在于:所述图形化保护层包括金属层或和金属氧化物层。12.根据权利要求11所述的复合衬底，其特征在于:所述金属层的材料包括镍或钛;所述金属氧化物层的材料包括氧化钛或铟锡氧化物。13.根据权利要求7所述的复合衬底，其特征在于:所述图形化保护层的厚度为10埃〜500埃。14.一种半导体器件结构的制备方法，其特征在于，所述半导体器件结构的制备方法包括以下步骤：1采用如权利要求1至6中任一项所述的制备方法制备复合衬底；2在所述复合衬底表面形成外延过渡层，所述外延过渡层填满所述凸起结构之间的间隙，并完全覆盖所述凸起结构；3在所述外延过渡层表面形成N型外延层；4在所述N型外延层表面形成量子阱层；5在所述量子阱层表面形成P型外延层。15.根据权利要求14所述的半导体器件结构的制备方法，其特征在于:步骤5之后，还包括在所述N型外延层表面形成N电极，并在所述P型外延层表面形成P电极的步骤。16.根据权利要求14所述的半导体器件结构的制备方法，其特征在于:步骤5之后，还包括在所述P型外延层表面形成P电极，并在所述生长衬底远离所述外延缓冲层的表面形成N电极的步骤。17.—种半导体器件结构，其特征在于，所述半导体器件结构包括：如权利要求7至13中任一项所述的复合衬底；外延过渡层，填满所述凸起结构之间的间隙并完全覆盖所述凸起结构；N型外延层，位于所述外延过渡层表面；量子阱层，位于所述N型外延层表面；P型外延层，与所述量子阱层表面。1S.根据权利要求17所述的半导体器件结构，其特征在于:所述半导体器件结构还包括：N电极，位于所述N型外延层表面；P电极，位于所述P型外延层表面。19.根据权利要求17所述的半导体器件结构，其特征在于:所述半导体器件结构还包括：P电极，位于所述P型外延层表面；N电极，位于所述生长衬底远离所述外延缓冲层的表面。

百度查询： 上海芯元基半导体科技有限公司 一种复合衬底、半导体器件结构及其制备方法