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申请/专利权人：电子科技大学

摘要：本发明属于电源管理技术领域，具体的说是涉及一种基于锁相环同步外部时钟的时钟产生电路。本发明结合锁相环，方波产生电路以及数字分频分相的各自特点，发明了一种能够同步芯片外时钟，并且能够输出多种占空比与相位差的时钟电压信号，可以适用于采用了多相交错控制技术的电源芯片当中。此外，本发明锁相环自带初始化功能，避免了上电时同步片外时钟用时过长，本发明的6倍时钟频率方波产生电路有效利用反相器的高速低延时特点，保证在多个兆赫兹频率方波的工作中，上升下降延时不会过大，同时本发明通过对6倍于片外时钟的6倍时钟频率进行分频分相可以输出多种占空比与相位差的时钟信号，适用于如今的各种电源管理芯片的控制技术。

主权项：1.一种基于锁相环同步外部时钟的时钟产生电路，其特征在于，包括鉴相与电荷泵模块、时钟频率产生模块和分频分相模块；所述鉴相与电荷泵模块包括第一与非门、第二与非门、第三与非门、第一反相器、第二反相器、第三反相器、第一D触发器、第二D触发器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一电流源、第一电阻、第一电容、第二电容；其中，第一与非门的一个输入端接内部初始相位时钟，其另一个输入端接启动信号，输出端接第一反相器的输入端；第二与非门的一个输入端接外部时钟，其另一个输入端接启动信号，输出端接第二反相器的输入端；第一D触发器的时钟信号端接第二反相器的输出端，第一D触发器的R端接第三反相器的输出端；第二D触发器的时钟信号端接第一反相器的输出端，第二D触发器的R端接第三反相器的输出端；第三反相器的输入端接第三与非门的输出端，第三与非门的一个输入端接第一D触发器的Q输出端，第三与非门的另一个输入端接第二D触发器的Q输出端；第一PMOS管的源极接电源，其栅极和漏极互连，其漏极接第二NMOS管的漏极；第二NMOS管的栅极接第一NMOS管的栅极和漏极、第一电流源的输出端，第二NMOS管的源极和第一NMOS管的源极接地；第二PMOS管的源极接电源，其栅极接第一D触发器的Q非输出端；第三PMOS管的源极接第二PMOS管的漏极，第三PMOS管的栅极接第一PMOS管的漏极；第八NMOS管的漏极接第三PMOS管的漏极，第七NMOS管的漏极接第八NMOS管的源极，第七NMOS管的栅极和第八NMOS管的栅极接启动信号；第四NMOS管的漏极接第七NMOS管的源极，第四NMOS管的栅极接第一电流源的输出端；第三NMOS管的漏极接第四NMOS管的源极，第三NMOS管的栅极接第二D触发器的Q输出端，第三NMOS管的源极接地；第四PMOS管的源极接电源，其栅极接第一PMOS管的漏极；第五PMOS管的源极接第四PMOS管的漏极，第六PMOS管的源极接第五PMOS管的漏极，第五PMOS管的栅极和第六PMOS管的栅极接启动信号；第六NMOS管的漏极和栅极接第六PMOS管的漏极，第五NMOS管的漏极和栅极接第六NMOS管的源极，第五NMOS管的源极接地；第八NOMOS管源极、第七NMOS管漏极、第五PMOS管漏极、第六PMOS管源极与第一电阻一端和第一电容一端相连作为鉴相与电荷泵模块的输出端，第一电阻另一端通过第二电容后接地，第一电容的另一端接地；所述时钟频率产生模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第四反相器、第五反相器、第六反相器、第七反相器、第二电流源、第二电阻、第三电阻、第三电容；其中，第七PMOS管的栅极接鉴相与电荷泵模块的输出端，其源极接第十二PMOS管的漏极、第八PMOS管的源极，第七PMOS管的漏极接第十三NMOS管的栅极和漏极、第十四NMOS管的栅极；第十三NMOS管的源极和第十四NMOS管的源极接地；第十一PMOS管的源极接电源，第十二PMOS管的源极接第十一PMOS管的漏极，第十二PMOS管的栅极接第十一PMOS管的栅极、第九PMOS管的栅极、第十PMOS管的栅极和漏极、第十三PMOS管的栅极、第十四PMOS管的栅极、第十一NMOS管的漏极；第九PMOS管的源极接电源，其漏极接第十PMOS管的源极；第十一NMOS管的栅极接第九NMOS管的栅极和漏极、电流源的输出端、第十NMOS管的栅极、第十二NMOS管的栅极；第十NMOS管的漏极接第九NMOS管的源极，第十NMOS管的源极接地；第十二NMOS管的漏极接第十一NMOS管的源极，第十二NMOS管的源极接地；第八PMOS管的栅极接参考电压，其漏极接第十四PMOS管的漏极、第十五NMOS管的漏极和栅极、第十六NMOS管的栅极、第十七NMOS管的栅极、第十八NMOS管的栅极、第十九NMOS管的栅极和第二十NMOS管的栅极；第十四NMOS管的源极接地；第十三PMOS管的源极接电源，第十四PMOS管的源极接第十三PMOS管的漏极；第十六NMOS管的漏极接第十五NMOS管的源极，第十六NMOS管的源极接地；第十五PMOS管的源极接电源，其栅极接第十六PMOS管的栅极和漏极、第十七PMOS管的栅极、第十八PMOS管的栅极、第十七NMOS管的漏极，第十五PMOS管的漏极接第十六PMOS管的源极；第十八NMOS管的漏极接第十七NMOS管的源极，第十八NMOS管的源极接地；第十七PMOS管的源极接电源，第十八PMOS管的源极接第十七PMOS管的漏极，第十八PMOS管的漏极接第二十四NMOS管的漏极、第二十PMOS管的源极、第二十三NMOS管的源极；第十九PMOS管的源极接电源，栅极接第六反相器的输出端，其漏极接第十九NMOS管的漏极、第二十一PMOS管的源极、第二十一NMOS管的源极；第二十NMOS管的漏极接第十九NMOS管的源极，第二十NMOS管的源极接地；第二十PMOS管的栅极接第七反相器的输出端，其漏极接第二十三NMOS管的漏极、第四反相器的输入端、第二十二NMOS管的漏极、第二十一PMOS管的漏极、第二十一NMOS管的漏极、第三电容的一端；第二十三NMOS管的栅极接第六反相器的输出端；第二十二NMOS管的栅极接启动信号，其源极接地；第二十四NMOS管的栅极接第七反相器的输出端，其源极接地；第二十一PMOS管的栅极接第六反相器的输出端，第二十一NMOS管的栅极接第七反相器的输出端；第五反相器的输入端接第四反相器的输出端，第五反相器的输出端接第六反相器的输入端、第二电阻的一端，第二电阻的另一端接第三电容的另一端和第三电阻的一端，第三电阻的另一端接地；第六反相器的输出端输出6倍时钟频率信号并接第七反相器的输入端，第七反相器输出控制信号；所述6倍时钟频率信号为外部时钟的6倍时钟频率信号；所述分频分相模块的输入为6倍时钟频率信号，6倍时钟频率信号经过分频分相模块后产生占空比为112、16、13、12的时钟输出。

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