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申请/专利权人：北京大学

摘要：本发明公开了一种物理不可克隆存内计算电路及其操作方法，以实现在存算一体系统中对神经网络知识产权进行保护。本发明通过利用忆阻器本身的物理不可克隆特性来重排原有数据的存储方式，构建了物理不可克隆编程、读出与存内计算操作，可以使得存内计算模块中的数据在工作过程中得到保护。本发明的物理不可克隆存内计算电路中的基于1T1R单元结构的存内计算阵列可以不受影响地进行读操作与存内计算操作；解码模块完全由组合逻辑构成，其计算不占用额外时钟周期。通过构建本发明的物理不可克隆存内计算电路，可以有效防止存储于忆阻器阵列中的数据被未授权读取，从而保护存算一体芯片中的神经网络知识产权。

主权项：1.一种物理不可克隆存内计算电路，包括基于1T1R单元结构的存内计算阵列、物理不可克隆函数模块、BL模块、WL模块、SL模块与解码模块，其中：所述基于1T1R单元结构的存内计算阵列由P行、2Q列1T1R单元组成，每一列设置一条位线与一条源线，每一行设置一条字线；该存内计算阵列为物理不可克隆计算阵列，所需要的物理不可克隆响应长度为2Qbit；该存内计算阵列采取差分存储方式，每一行使用2Q条位线与2Q条源线存储Q个数据；其中P和Q为正整数；所述物理不可克隆函数模块用于产生2Q位物理不可克隆函数响应，所述物理不可克隆响应包含Q个1与Q个0；所述BL模块包含一个2Q输出的译码器，其2Q个输出端口分别与所述存内计算阵列的2Q条位线相连，用于在使用时按照给定地址选定相应的位线；所述WL模块包含一个P输出的译码器，其P个输出端口分别与所述存内计算阵列的P条字线相连，用于在使用时按照给定地址选定相应的字线；所述SL模块包含一个2Q输出的译码器，其2Q个输出端口分别与所述存内计算阵列的2Q条源线相连，用于在使用时按照给定地址选定相应的源线；所述解码模块具有2Q个列输入端口、2Q位物理不可克隆函数响应的输入端口与Q个输出端口，其中，2Q个列输入端口通过SL模块分别与2Q条源线的输出相连；所述解码模块受2Q位物理不可克隆函数响应的调控，将存内计算阵列中存储的2Q位数据输出还原为2Q位差分数据，并将2Q位差分数据相邻两两加和，组成Q个计算结果数据，通过Q个输出端口进行输出。

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百度查询： 北京大学 一种物理不可克隆存内计算电路及其操作方法