申请/专利权人：安徽大学

申请日：2024-06-05

公开（公告）日：2024-07-05

公开（公告）号：CN118298872A

主分类号：G11C11/413

分类号：G11C11/413;G06F7/544;G06F7/523

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.07.23#实质审查的生效;2024.07.05#公开

摘要：本发明属于集成电路技术领域，具体涉及一种输入权重比特位可配置的存内计算电路，以及对应的CIM芯片。该存内计算电路中包括：SRAM阵列、外围电路、关断控制模块、计算模块、传输控制模块、输入模块，以及输出模块。其中，SRAM阵列与外围电路配合能够实现SRAM电路的数据存储功能，而SRAM阵列配合其余各部分则可以实现多比特的带符号数和无符号数间的乘法运算。本发明中的计算单元和SRAM单元配合可以执行带符号数与单比特无符号数的乘法，通过挂载不同电容进行电荷分享又可以实现带符号数与多比特权重的乘法。电路工作原理与既有电路不同，并可以克服现有电路普遍存在的面积开销大，运算效率低、延迟和功耗较高的问题。

主权项：1.一种输入权重比特位可配置的存内计算电路，其用于实现多比特的带符号数和无符号数间的乘法运算，其特征在于，其包括：外围电路，SRAM阵列，其用于配合所述外围电路实现数据存储功能；所述SRAM阵列中位于同一行的各个SRAM单元两侧的传输管连接在同一组字线WLL和WLR上；各个SRAM单元还用于存储乘法运算中无符号数的其中一个bit位；关断控制模块，其包括多个传输门，各个传输门用于打断所述SRAM阵列的位线BL和BLB；进而将所述SRAM阵列划分成以n行单列的SRAM单元为一个基本单元的多个部分；多个计算模块，所述SRAM阵列中每个基本单元与至少一个所述计算模块连接，进而构成一个BLK；每个计算模块包括两个NMOS管N3、N4，两个PMOS管P1、P2，以及一个电容C；电路连接关系为：P1和N3的漏极连接在计算位线CBL上；N3的栅极接位线BL，P1的栅极接位线BLB；N3的源极与N4的漏极相连；P1的源极与P2的漏极相连；N4的栅极接输入字线INN；P2的栅极接输入字线INP；N4的源极接VSS；P2的源极接VDD；电容C的一端连接在计算位线CBL上，另一端接VSS；位于同一行的各个计算模块共享同一条计算位线CBL以及输入字线INN和INP；传输控制模块，其由多个传输门构成；每个传输门用于管理相邻两个计算模块间的计算位线CBL的导通状态，进而在不同列上通过电荷共享的方式实现对乘法运算中无符号数的各位进行权重配置；输入模块，其包括输入编码单元、关断管理单元、传输管理单元和预充电单元；所述输入编码单元与每一行的各个计算模块相连；所述输入编码单元用于管理字线WLL、WLR以及输入字线INN和INP的电平状态，进而输入由WLL、WLR、INN和INP的电平状态表征的乘法运算的带符号数；所述关断管理单元用于产生输入到所述关断控制模块中的各个传输门的使能信号；所述传输管理单元用于产生输入到所述传输控制模块中的各个传输门的使能信号；所述预充电单元用于在执行逻辑运算任务时将计算位线CBL预充到指定电位；输出模块，其包括ADC单元、移位器和加法器；所述ADC单元的输入端连接各行的计算位线CBL和参考电平，并用于输出根据CBL的电平状态量化出的乘法运算结果；所述加法器和移位器共同实现对乘法运算中带符号数的各位进行权重配置。

全文数据：

权利要求：

百度查询： 安徽大学 输入权重比特位可配置的存内计算电路及其芯片

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