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申请/专利权人：中国科学院上海微系统与信息技术研究所;上海华力集成电路制造有限公司

摘要：本发明公开了一种存算一体单元结构，包括：SRAM存储单元和功能切换单元。功能切换单元包括：连接在两位线之间的第一和第二存储数据控制管，串联中间节点和第二行信号线之间的行和列信号控制管，4个控制管的栅极连接分别连接第一和第二存储节点以及第一行信号线和列信号线。行和列信号控制管截止时为存储器配置状态。多布尔逻辑运算器配置状态在预充放状态下，行信号控制管截止，列信号控制管导通，第一和第二位线的电平相同且和第二行信号线的电平相反；在运算状态下，进行运算的两行单元的行信号控制管导通，两条位线上分别输出两行存储信号的第一和第二逻辑运算结果。本发明能实现存储、多布尔逻辑运算，还能实现CAM搜索功能。

主权项：1.一种存算一体单元结构，其特征在于，包括：SRAM存储单元和功能切换单元；所述SRAM存储单元连接在第一位线和第二位线之间且具有第一存储节点和第二存储节点，所述第一存储节点的第一存储信号和所述第二存储节点的第二存储信号互为反相；所述功能切换单元包括：连接在所述第一位线和中间节点之间的第一存储数据控制管；连接在所述第二位线和所述中间节点之间的第二存储数据控制管，所述第一存储数据控制管和所述第二存储数据控制管的沟道导电类型相同；串联在所述中间节点和第二行信号线之间的行信号控制管和列信号控制管；所述第一存储数据控制管的栅极连接所述第一存储节点；所述第二存储数据控制管的栅极连接所述第二存储节点；所述行信号控制管的栅极连接第一行信号线；所述列信号控制管的栅极连接列信号线；存算一体单元结构包括存储器配置状态和多布尔逻辑运算器配置状态；所述存储器配置状态的信号设置包括：所述第一行信号线的第一行信号使所述行信号控制管截止；所述列信号线的列信号使所述列信号控制管截止；所述多布尔逻辑运算器配置状态的信号设置包括：在预充放状态下，所述第一行信号线的第一行信号使所述行信号控制管截止；所述列信号线的列信号使所述列信号控制管导通；所述第一位线和所述第二位线的电平相同且都和所述第二行信号线的第二行信号的电平相反；在运算状态下，地址信号选择同一列上需要进行逻辑运算的两行所述存算一体单元结构；两行所述存算一体单元结构的所述第一行信号线的第一行信号都切换为使所述行信号控制管导通；所述第一位线上输出两行所述存算一体单元结构的所述第一存储信号的第一逻辑运算结果；所述第二位线上输出两行所述存算一体单元结构的所述第一存储信号的第二逻辑运算结果。

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