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申请/专利权人：中国科学院上海微系统与信息技术研究所;上海华力集成电路制造有限公司

摘要：本发明公开了一种存算一体单元结构，包括：SRAM存储单元和多布尔逻辑运算单元。多布尔逻辑运算单元包括：第一和第二放电路径；第一放电路径包括串联在第一输入端和第一位线之间的第一PMOS管和第一传输管，第一PMOS管的栅极连接第一存储节点。第二放电路径，包括串联在第二输入端和第二位线之间的第二PMOS管和第二传输管，第二PMOS管的栅极连接第二存储节点。第一和第二控制信号分别使第一和第二传输管截止时，存算一体单元结构处于存储器配置状态；反之处于多布尔逻辑运算器配置状态。在多布尔逻辑运算器配置状态下，第一位线输出第一输入信号和第一存储信号的或信号；第二位线输出与非信号。本发明能实现多布尔逻辑运算，能降低电路面积，能提高感测效率。

主权项：1.一种存算一体单元结构，其特征在于，包括：SRAM存储单元和多布尔逻辑运算单元；所述SRAM存储单元连接在第一位线和第二位线之间且具有第一存储节点和第二存储节点，所述第一存储节点的第一存储信号和所述第二存储节点的第二存储信号互为反相；所述多布尔逻辑运算单元包括：第一放电路径，包括串联在第一输入端和第一位线之间的第一PMOS管和第一传输管，所述第一PMOS管的栅极连接所述第一存储节点，所述第一传输管的控制端连接第一控制信号；第二放电路径，包括串联在第二输入端和第二位线之间的第二PMOS管和第二传输管，所述第二PMOS管的栅极连接所述第二存储节点，所述第二传输管的控制端连接第二控制信号；所述第一输入端连接第一输入信号，所述第二输入端连接第二输入信号，所述第二输入信号为所述第一输入信号的反相信号；存算一体单元结构包括存储器配置状态和多布尔逻辑运算器配置状态；所述第一控制信号使所述第一传输管截止以及所述第二控制信号使所述第二传输管截止时，所述存算一体单元结构处于所述存储器配置状态；所述第一控制信号使所述第一传输管导通以及所述第二控制信号使所述第二传输管导通时，所述存算一体单元结构处于所述多布尔逻辑运算器配置状态；在所述多布尔逻辑运算器配置状态下，所述第一位线输出所述第一输入信号和所述第一存储信号的或信号；所述第二位线输出所述第一输入信号和所述第一存储信号的与非信号。

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百度查询： 中国科学院上海微系统与信息技术研究所 上海华力集成电路制造有限公司 存算一体单元结构