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申请/专利权人：深圳市金泰克半导体有限公司
申请日：2021-09-26
公开（公告）日：2024-06-28
公开（公告）号：CN113848457B
主分类号：G01R31/28
分类号：G01R31/28
优先权：
专利状态码：有效-授权
法律状态：2024.06.28#授权;2022.01.14#实质审查的生效;2021.12.28#公开
摘要：本申请涉及一种基于FPGA的降级芯片测试系统。该系统包括：搬运机台，用于控制机械手臂从摆盘中取出待测试的降级芯片，并将降级芯片放置在测试架上；测试机，与搬运机台电连接，测试机用于按照预先烧录在FPGA平台的实现降级芯片测试功能的预设编码对降级芯片进行测试。本申请基于FPGA平台构建降级芯片的测试系统，能够依赖FPGA平台的可编程性、可扩展性自主制定满足自身需要的降级芯片的测试流程和测试模式，即保证了测试精度，又实现了高度可扩展的自动化测试，解决了晶圆测试设备不适用InkDie测试、手动测试不满足高精度要求的技术问题。
主权项：1.一种基于FPGA的降级芯片测试系统，其特征在于，包括：搬运机台，用于控制机械手臂从摆盘中取出待测试的降级芯片，并将所述降级芯片放置在测试架上；测试机，与所述搬运机台电连接，所述测试机用于按照预先烧录在FPGA平台的实现降级芯片测试功能的预设编码对所述降级芯片进行测试；所述测试机包括：可编程逻辑控制端，与所述搬运机台电连接，所述可编程逻辑控制端为基于FPGA平台原始的可编程逻辑控制器扩展出内存电压输出接口和时钟输出接口得到的，所述可编程逻辑控制端用于在同步所述降级芯片的工作时钟后，在时钟周期内对所述降级芯片进行测试，以及在测试过程中监控所述降级芯片的内存电压；所述测试机还包括：处理系统控制端，与所述可编程逻辑控制端电连接，所述处理系统控制端为采用可扩展处理平台的芯片模组构建的，所述芯片模组的可编程逻辑部分为基于FPGA平台构建的，所述处理系统控制端用于按照预设测试脚本的流程控制所述可编程逻辑控制端对所述降级芯片进行测试。
全文数据：
权利要求：
百度查询： 深圳市金泰克半导体有限公司 基于FPGA的降级芯片测试系统
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