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龙图腾网恭喜安徽大学申请的专利用于电荷域SRAM存内计算的混合ADC电路及模块获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119692261B 。

龙图腾网通过国家知识产权局官网在2025-05-06发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510192343.0，技术领域涉及：G06F30/32；该发明授权用于电荷域SRAM存内计算的混合ADC电路及模块是由李鑫;陈林涛;余润儒;戴成虎;周永亮;李志刚;彭春雨;蔺智挺;吴秀龙设计研发完成，并于2025-02-21向国家知识产权局提交的专利申请。

本用于电荷域SRAM存内计算的混合ADC电路及模块在说明书摘要公布了：本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。

本发明授权用于电荷域SRAM存内计算的混合ADC电路及模块在权利要求书中公布了：1.一种用于电荷域SRAM存内计算的混合ADC电路，其用于对模拟信号VAI先进行高3bit量化、再进行低3bit量化，其特征在于，其包括：参考电压选择器V_Choose、数模转换器DAC_3、动态比较器Comp、移位寄存器Shift_Reg、译码器Decoder、逐次逼近控制逻辑SAR-logic、随机数发生器Random、2个输入开关SA~SB；V_Choose的控制端连接Decoder的输出端，输出端用于输出参考电压Vref、并通过SB连接DAC_3的输入端；Random的输出端用于输出3个随机数信号Q0~Q2，并连接DAC_3的控制端；DAC_3的输出端用于输出比较信号Vout、并连接Comp的反相输入端；VAI通过SA连接Comp的同相输入端；Comp的输出端连接SAR-logic的输入端；SAR-logic的输出端连接Shift_Reg的输入端；Shift_Reg的输出端连接Decoder的输入端；在高3bit量化时，SA、SB导通，DAC_3依据Q0~Q2、并结合Vref来调整Vout，Comp对VAI和Vout进行3次逐次逼近式比较；其中，Comp第P次比较的结果依次通过SAR-logic、Shift_Reg处理得到第P次的高3位码，第Q次的高3位码通过Decoder进行译码、进而控制V_Choose调整Vref以调整第Q+1次比较所使用的Vout；P∈[1,3]，Q∈[0,2]；第0次的高3位码为初始值，第3次的高3位码作为高3bit量化结果D[2:0]；在低3bit量化时，SA导通、SB断开，DAC_3依据Q0~Q2来调整Vout，Comp对VAI和Vout进行8次随机式比较、并输出低3位码D[5:3]对应的8位概率比特流。

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