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申请/专利权人：新唐科技日本株式会社

摘要：在根据输入数据x1～xn与耦合权重系数w1～wn的积和运算结果来输出输出数据y的神经网络运算电路中，表现一个耦合权重的运算电路单元PU1具备多个选择晶体管TPU1、TPL1、TNU1、TNL1以及多个非易失性电阻变化元件RPU1、RPL1、RNU1、RNL1，非易失性电阻变化元件以不同的负载表现权重系数。非易失性电阻变化元件RPU1、RPL1、RNU1、RNL1分别保持针对正权重系数的绝对值的高位的位的信息、针对正权重系数的绝对值的低位的位的信息、针对负权重系数的绝对值的高位的位的信息、针对负权重系数的绝对值的低位的位的信息。

主权项：1.一种运算电路单元，是保持具有与能够选择性地取第一逻辑值和第二逻辑值的输入数据对应的正或负的值的权重系数，提供与所述输入数据和所述权重系数之积相应的电流的运算电路单元，所述运算电路单元具备：字线；第一数据线、第二数据线、第三数据线、第四数据线、第五数据线、第六数据线、第七数据线、以及第八数据线；第一非易失性半导体存储元件、第二非易失性半导体存储元件、第三非易失性半导体存储元件、以及第四非易失性半导体存储元件；以及第一选择晶体管、第二选择晶体管、第三选择晶体管、以及第四选择晶体管，所述第一选择晶体管、所述第二选择晶体管、所述第三选择晶体管以及所述第四选择晶体管的栅极与所述字线连接，所述第一非易失性半导体存储元件的一端与所述第一选择晶体管的漏极端子连接，所述第二非易失性半导体存储元件的一端与所述第二选择晶体管的漏极端子连接，所述第三非易失性半导体存储元件的一端与所述第三选择晶体管的漏极端子连接，所述第四非易失性半导体存储元件的一端与所述第四选择晶体管的漏极端子连接，所述第一数据线与所述第一选择晶体管的源极端子连接，所述第三数据线与所述第二选择晶体管的源极端子连接，所述第五数据线与所述第三选择晶体管的源极端子连接，所述第七数据线与所述第四选择晶体管的源极端子连接，所述第二数据线与所述第一非易失性半导体存储元件的另一端连接，所述第四数据线与所述第二非易失性半导体存储元件的另一端连接，所述第六数据线与所述第三非易失性半导体存储元件的另一端连接，所述第八数据线与所述第四非易失性半导体存储元件的另一端连接，所述第一非易失性半导体存储元件与所述第二非易失性半导体存储元件相比，将正的所述权重系数的信息以具有不同的负载的方式保持为电阻值，所述第三非易失性半导体存储元件与所述第四非易失性半导体存储元件相比，将负的所述权重系数的信息以具有不同的负载的方式保持为电阻值，所述运算电路单元通过将所述第一数据线、所述第三数据线、所述第五数据线以及所述第七数据线接地，对所述第二数据线、所述第四数据线、所述第六数据线以及所述第八数据线施加电压，从而基于流过所述第二数据线、所述第四数据线、所述第六数据线以及所述第八数据线的电流，在所述字线未选择时提供与对应于所述第一逻辑值的所述积相应的电流，在所述字线被选择时，提供与对应于所述第二逻辑值的所述积相应的电流。

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