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DSP和FPGA处理器的上电控制电路及方法 

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申请/专利权人:广州创龙电子科技有限公司

摘要:本发明公开了一种DSP和FPGA处理器的上电控制电路及方法,上电控制电路包括CPLD处理器、DSP独立电源轨、FPGA独立电源轨;DSP独立电源轨包括多个DSP电源轨,FPGA独立电源轨包括多个FPGA电源轨;CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输出IO管脚,CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输出IO管脚;CPLD处理器按照预设顺序通过多个第三输出IO管脚和多个第四输出IO管脚控制多个DSP电源轨和多个FPGA电源轨依次启动。实施本发明实施例,可缩短多核异构处理器系统的启动时间。

主权项:1.一种DSP和FPGA处理器的上电控制电路,其特征在于,其包括CPLD处理器、DSP独立电源轨、FPGA独立电源轨;所述CPLD处理器的第一输出IO管脚和第二输出IO管脚分别连接至所述DSP处理器的复位管脚和FPGA处理器的PROG管脚,所述CPLD处理器的第一输入IO管脚和第二输入IO管脚分别连接至所述DSP处理器的RESETSTAT管脚和FPGA处理器的DONE管脚;所述DSP独立电源轨包括多个DSP电源轨,所述FPGA独立电源轨包括多个FPGA电源轨;所述CPLD处理器还设置有与DSP电源轨数量相适配的多个第三输出IO管脚,所述CPLD处理器还设置有与FPGA电源轨数量相适配的多个第四输出IO管脚;所述多个DSP电源轨的输出端分别连接至DSP处理器相应的电源输入端,所述多个FPGA电源轨的输出端分别连接至FPGA处理器相应的电源输入端;所述多个第三输出IO管脚分别连接至所述DSP电源轨的EN端,所述多个第四输出IO管脚分别连接至所述FPGA电源轨的EN端;所述CPLD处理器按照预设顺序通过所述多个第三输出IO管脚和多个第四输出IO管脚控制所述多个DSP电源轨和多个FPGA电源轨依次启动;所述多个DSP电源轨分别为第一DSP电源轨、第二DSP电源轨、第三DSP电源轨和第四DSP电源轨;所述多个FPGA电源轨分别为第一FPGA电源轨、第二FPGA电源轨、第三FPGA电源轨和第四FPGA电源轨;所述多个DSP电源轨和多个FPGA电源轨的启动顺序依次为第一DSP电源轨、第二DSP电源轨、第一FPGA电源轨、第二FPGA电源轨、第三DSP电源轨、第三FPGA电源轨、第四DSP电源轨和第四FPGA电源轨;在启动下一个电源轨之前,要确认当前的电源轨是否已经启动,只有当前的电源轨启动时,才会启动下一个电源轨,对电源轨的启动与否的监控是通过CPLD处理器的第三输入IO管脚或第四输入IO管脚监控对应的DSP电源轨的PG端或FPGA电源轨的PG端是否为高电平实现的,如果当前电源轨的PG端输出为高电平,则可以启动在后的DSP电源轨或FPGA电源轨。

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权利要求:

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