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申请/专利权人：天津津航计算技术研究所

摘要：本发明涉及一种全国产化的多总线多冗余的B码对时装置，属于国产通讯对时技术领域。与现有技术相比，本发明采用自主可控的全国产化设计，不受国外器件禁用的影响。采用千兆网络总线、RS485串行总线和PCIE高速总线的多总线设计，使整个对时装置的数据流通更加顺畅，时间的分发更加快，可以有效提高分发的效率，较少在传输线路上的延时；多总线设计，可以使B码对时装置的兼容性更高。进一步，采用ARM对时和FPGA对时的多冗余，以及CPU对整个对时过程进行监测和仲裁的设计，实现了自主可控的目标，可以提高系统的可靠性；采用冗余设计，对时的精度可以达到微秒级。

主权项：1.一种全国产化的多总线多冗余的B码对时装置，其特征在于，包括CPU芯片2K1000、FPGA芯片SMQ7K325T、ARM芯片GD32F450、GBESWITCH芯片的SF2507EBI；整个对时装置形成了多总线多冗余的设计，即千兆网络总线、RS485串行总线和PCIE高速总线的多总线，以及ARM对时和FPGA对时的多冗余，CPU芯片2K1000对整个对时过程进行监测和仲裁，对ARM和FPGA解析的时间信息进行实时监测，并进行精度筛选；GBESWITCH芯片的SF2507EBI搭建起千兆以太网交换网络，实现CPU芯片2K1000、FPGA芯片SMQ7K325T、ARM芯片GD32F450以及外部设备的网络交换；外部DB9串口输入的B码一分为二，一路进入ARM芯片GD32F450，另外一路进入FPGA芯片SMQ7K325T，ARM芯片GD32F450和FPGA芯片SMQ7K325T分别对B码进行解析；ARM芯片GD32F450将解析成的年月日时分秒时间信息分别通过千兆网络总线和RS485串行总线传送给GBESWITCH芯片的SF2507EBI和CPU芯片2K1000，而FPGA芯片SMQ7K325T则将解析后的时间信息分别通过PCIE总线、RS485串行总线以及千兆以太网总线，传送给VPX总线，CPU芯片2K1000和GBESWITCH芯片的SF2507EBI；CPU芯片2K1000作为监测和仲裁中心，从PCIE总线、RS485串行总线以及千兆以太网总线上获取时间信息，进行实时监控，通过对时间信息精度的对比，筛选出精度最高的时间信息，再通过多总线发送到VPX总线上，供VPX总线上的其他外部设备直接获取；所述ARM芯片GD32F450实现的B码解析逻辑如下：GD32F450内部的第一定时器进行B码码元起始位的检测，用于检测到一个完整的B码码元信息；第二定时器用于对GD32F450解析B码的过程进行计时，以便后面对B码进行校准；GD32F450内部的网络收发器用于将解析出来的年月日时分秒时间信息，发送到GBESWITCH芯片的网络交换机SF2507EBI进行广播；GD32F450内部的RS485收发器用于将解析出来的年月日时分秒时间信息，发送到CPU芯片2K1000进行监测；所述FPGA芯片SMQ7K325T实现的B码解析逻辑如下：接收到外部输入的B码信息以后，FPGA芯片SMQ7K325T一直检测B码码元的开始标志，如果没有检测到，则FPGA芯片SMQ7K325T内部的授时寄存器直接获取RTC模块的时间信息，分发给GBESWITCH芯片的网络交换机SF2507EBI、VPX总线以及CPU芯片2K1000，一旦检测到开始标志，FPGA芯片SMQ7K325T内部授时寄存器内的FIFO将这一秒的码元进行缓存，同时解码寄存器进行解码，微秒计时器进行计时，然后解码寄存器将解析完的年月日时分秒信息传送给授时寄存器，一方面，授时寄存器将FIFO芯片SMQ7K325T中的整秒码元进行一定的延迟后发送出去，延迟的时间为微秒计时器的时间，另一方面，授时寄存器将微秒计时器的信息融化加入时间信息中，然后通过千兆以太网和PCIE总线分别传送给GBESWITCH芯片的网络交换机SF2507EBI和VPX总线，同时也直接将时间信息通过RS485总线和PCIE总线传送给CPU芯片2K1000。

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