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申请/专利权人：华南理工大学

摘要：本发明公开了一种利用数字DLL技术的RC校准方法，有源RC滤波器校准技术，针对现有技术中电路复杂等问题提出本方案。利用全差分RC校准电路实现；所述全差分RC校准电路利用全差分的时钟信号分别经过参考电阻后对电容阵列进行充电，经过电压比较后的结果再与时钟信号进入锁存器进行比较，锁存器输出结果经SAR逻辑处理后分两路输出，一路反馈至各电容阵列的控制端，一路作为RC校准结果输出。优点在于，采用全差分结构，省却额外的参考电压对应的稳压电路，令电路设计的复杂度降低。各缓冲器的介入保证RC阵列的输入相位一致。RC阵列与比较器之间添加开关，解决电容阵列不能复位的问题。输出添加一个加法器以校准存在的误差，令RC阵列的校准精度提升。

主权项：1.一种利用数字DLL技术的RC校准方法，其特征在于，利用全差分RC校准电路实现；所述全差分RC校准电路利用全差分的时钟信号分别经过参考电阻后对电容阵列进行充电，经过电压比较后的结果再与时钟信号进入锁存器进行比较，锁存器输出结果经SAR逻辑处理后分两路输出，一路反馈至各电容阵列的控制端，一路作为RC校准结果输出；所述全差分RC校准电路设有差分信号生成模块，用于生成全差分的时钟信号；所述差分信号生成模块包括5个缓冲器、两个延时器和两个反相器，将原始参考时钟信号CLK_ref处理后一共输出5路信号；第一路：原始参考时钟信号CLK_ref依次经过第一延时器Delay1和第一缓冲器BUFFER1后输出信号RCP_IN；第二路：原始参考时钟信号CLK_ref依次经过第一反相器NOT1和第二缓冲器BUFFER2后输出信号RCN_IN；第三路：原始参考时钟信号CLK_ref依次经过第二延时器Delay2和第三缓冲器BUFFER3后输出信号LAT_CLKP；第四路：原始参考时钟信号CLK_ref依次经过第二反相器NOT2和第四缓冲器BUFFER4后输出信号LAT_CLKN；第五路：原始参考时钟信号CLK_ref经过第五缓冲器BUFFER5后输出信号SARLOG_CLK；所述信号RCP_IN和信号RCN_IN为全差分信号，用于对对应的电容阵列进行充电；所述信号LAT_CLKP和信号LAT_CLKN为全差分信号，作为锁存器的参考时钟；所述信号SARLOG_CLK作为SAR逻辑的参考时钟；在所述全差分RC校准电路中：信号RCP_IN经过第一参考电阻Rref1后分别连接第一电容阵列Cref1的上极板、比较器正相输入端以及接地；所述第一电容阵列Cref1的下极板接地；信号RCN_IN经过第二参考电阻Rref2后分别连接第二电容阵列Cref2的上极板、比较器反相输入端以及VDD；所述第二电容阵列Cref2的下极板接地；所述比较器的输出信号与信号LAT_CLKN分别输入锁存器进行比较；锁存器输出结果经SAR逻辑处理后分两路输出，一路反馈至第一电容阵列Cref1和第二电容阵列Cref2的控制端，一路作为RC校准结果输出。

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