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申请/专利权人：合芯科技(苏州)有限公司;合芯科技有限公司
摘要：本申请提供了一种基于7nmFinFET工艺下标准单元版图结构，包括一个或多个标准单元，所述标准单元的高度为0.6μm，包括第三金属层，第三金属层设置有电源线、地线和第一信号线；其中，电源线、地线和第一信号线设置为两组阻值不同的金属线，第一信号线排布于所述电源线和地线之间；第一信号线的线宽包括第一线宽、第二线宽和第三线宽中至少一个。本申请通过提供了多种M2层信号线的布线方式，有效避免了因M2层信号线走线不足需绕线到上层金属线的工作，缩短了总走线的长度，减小了版图结构的整体面积，降低了芯片功耗。
主权项：1.一种基于7nmFinFET工艺下标准单元版图结构，其特征在于，包括一个或多个标准单元，所述标准单元的高度为0.6μm，包括第三金属层，所述第三金属层设置有电源线、地线和第一信号线；其中，所述电源线、所述地线和所述第一信号线设置为两组阻值不同的金属线，所述第一信号线排布于所述电源线和所述地线之间；所述第一信号线的条数为7至10条中的任意数目，相邻两条所述第一信号线的阻值不同；所述第一信号线的线宽包括第一线宽、第二线宽和第三线宽中至少一个，所述第一线宽为0.024μm，所述第二线宽为0.020μm，所述第三线宽为0.040μm；所述第一信号线的总高度≤0.490μm；所述电源线和所述地线的宽度为0.04μm；所述第一信号线至所述电源线的最短距离为0.058μm或0.096μm，所述第一信号线至所述地线的最短距离为0.056μm或0.058μm。
全文数据：
权利要求：
百度查询： 合芯科技(苏州)有限公司 合芯科技有限公司 一种基于7 nm FinFET工艺下标准单元版图结构
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