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申请/专利权人：哉英电子股份有限公司

摘要：提供PLL电路及CDR装置。PLL电路具有相位比较器、电荷泵20、环路滤波器30、压控振荡器40、分频器以及相位补偿部70。环路滤波器30包含电阻器31、第1电容元件32以及第2电容元件33。相位补偿部70与电荷泵20并列地设置，对开环传递函数赋予微分项。相位补偿部70包含输入从相位比较器输出的相位差信号的缓冲器71、以及设置在缓冲器71的输出端与环路滤波器30的输入端之间的第3电容元件72。

主权项：1.一种PLL电路，其具有：压控振荡器，其输入控制电压值，并输出具有与该控制电压值对应的频率的振荡信号；相位比较器，其输入从所述压控振荡器输出的振荡信号作为反馈振荡信号或者对该振荡信号进行分频得到的信号作为反馈振荡信号，并且输入输入信号，检测所述反馈振荡信号与输入信号之间的相位差，输出表示该相位差的相位差信号；电荷泵，其输入从所述相位比较器输出的相位差信号，并输出与该相位差信号所表示的相位差对应的充放电电流；环路滤波器，其输入从所述电荷泵输出的充放电电流，并向所述压控振荡器输出根据充放电电流的充放电量而增减的所述控制电压值；以及相位补偿部，其与所述电荷泵并列地设置，对开环传递函数赋予微分项，所述环路滤波器包含：电阻器，其第1端输入从所述电荷泵输出的充放电电流；第1电容元件，其与所述电阻器的第2端连接；以及第2电容元件，其与所述电阻器的所述第1端连接，所述相位补偿部包含：缓冲器，其输入从所述相位比较器输出的相位差信号；以及第3电容元件，其设置在所述缓冲器的输出端与所述电阻器的所述第1端之间，在所述电荷泵的电导gm、所述电阻器的电阻值R、所述第1电容元件的电容值C1、所述第3电容元件的电容值CS以及所述缓冲器的增益A之间，具有如下的关系1C1R＜ACSgm。

全文数据：PLL电路及CDR装置技术领域本发明涉及一种PLL电路及CDR装置。背景技术一般来说，PLLPhaseLockedLoop：锁相环电路具有相位比较器、电荷泵、环路滤波器以及压控振荡器VoltageControlledOscillator、VCO，通过这些构成环路参照专利文献1。PLL电路被用为频率合成器，所述频率合成器输出具有所输入的振荡信号的频率的常数倍的频率的振荡信号。此外，PLL电路能够恢复埋入于在CDRClockDataRecovery：时钟数据恢复装置中所输入的数字信号中的时钟。PLL电路以如下的方式进行动作。当对压控振荡器输入控制电压值时，从压控振荡器输出具有与该控制电压值对应的频率的振荡信号。从压控振荡器输出的振荡信号、或者对该振荡信号进行分频得到的信号作为反馈振荡信号被输入到相位比较器中。此外，除了该反馈振荡信号之外，其它的输入信号振荡信号或者数字信号也被输入到相位比较器中。在相位比较器中，检测输入信号与反馈振荡信号之间的相位差，并向电荷泵输出表示该检测到的相位差的相位差信号。从输入该相位差信号的电荷泵输出与该相位差信号所表示的相位差对应的充放电电流。该充放电电流被输入到环路滤波器中。环路滤波器包含彼此串联的电阻器以及第1电容元件，也包含与它们并列地设置的第2电容元件。环路滤波器向压控振荡器输出根据该充放电量而增减的控制电压值。从环路滤波器输出的控制电压值被输入到压控振荡器中，从压控振荡器输出具有与该控制电压值对应的频率的振荡信号。在具有这种环路的PLL电路中，从环路滤波器输出并且输入到压控振荡器中的控制电压值收敛为某个值，以使由相位比较器检测出的相位差变小。并且，从压控振荡器输出具有输入的振荡信号的频率的常数倍的频率的振荡信号，或者将埋入于所输入的数字信号中的时钟恢复并输出。在先技术文献专利文献1：日本专利第4089030号公报发明内容发明要解决的问题在PLL电路中，当存在由环路滤波器与压控振荡器之间的布线或者压控振荡器的结构引起的寄生电容时，该寄生电容被附加给环路滤波器的第2电容元件。其结果，有时PLL电路的动作变得不稳定，此外，有时具有PLL电路的CDR装置的时钟以及数据的恢复动作也变得不稳定。本发明是为了克服上述问题点而完成的，目的在于提供一种PLL电路及CDR装置，能够抑制由寄生电容引起的动作不稳定。用于解决问题的手段根据本发明的PLL电路，PLL电路具有：1压控振荡器，其输入控制电压值，并输出具有与该控制电压值对应的频率的振荡信号；2相位比较器，其输入从压控振荡器输出的振荡信号或者对该振荡信号进行分频得到的信号作为反馈振荡信号，并且也输入输入信号，检测这些反馈振荡信号与输入信号之间的相位差，输出表示该相位差的相位差信号；3电荷泵，其输入从相位比较器输出的相位差信号，并输出与该相位差信号所表示的相位差对应的充放电电流；4环路滤波器，其输入从电荷泵输出的充放电电流，并向压控振荡器输出根据该充放电量而增减的控制电压值；以及5相位补偿部，其与电荷泵并列地设置，对开环传递函数赋予微分项。根据本发明的PLL电路，优选环路滤波器包含：电阻器，其第1端输入从电荷泵输出的充放电电流；第1电容元件，其与电阻器的第2端连接；以及第2电容元件，其与电阻器的第1端连接，相位补偿部包含：缓冲器，其输入从相位比较器输出的相位差信号；以及第3电容元件，其设置在缓冲器的输出端与电阻器的第1端之间。根据本发明的PLL电路，优选在电荷泵的电导gm、电阻器的电阻值R、第2电容元件的电容值C2、第3电容元件的电容值CS以及缓冲器的增益A之间，具有如下的关系ACSgm＝C2+ACSR。此外，优选第2电容元件与第3电容元件为相同结构的元件。根据本发明的PLL电路，优选相位补偿部是分别包含缓冲器及第3电容元件的M个组彼此并联而得到的。相位补偿部在M个组中的任意1组或者多组中，包含设置在缓冲器与第3电容元件之间或者第3电容元件与环路滤波器之间的开关。此外，相位补偿部在M个组中的任意1组或者多组中，包含设置在缓冲器与第3电容元件之间或者第3电容元件与环路滤波器之间的第1开关、以及设置在第3电容元件和第1开关的连接点与偏置电位端之间的第2开关。根据本发明的PLL电路，优选缓冲器包含MOS晶体管以及负载，MOS晶体管的栅极输入相位差信号，MOS晶体管的漏极与第1基准电位端连接，MOS晶体管的源极与第3电容元件连接，在MOS晶体管的源极与第2基准电位端之间设置有负载。根据本发明的PLL电路，优选缓冲器是偶数个反相器电路被级联连接而得到的。可以是偶数个反相器电路中的任意1个或者多个反相器电路包含PMOS晶体管以及NMOS晶体管，具有PMOS晶体管及NMOS晶体管各自的漏极彼此连接而形成的输出端，从输出端输出被共同地输入到PMOS晶体管及NMOS晶体管各自的栅极的信号的逻辑反转信号的结构。或者，可以是偶数个反相器电路中的任意1个或者多个反相器电路包含MOS晶体管以及负载，负载设置在MOS晶体管的漏极与第1基准电位端之间，MOS晶体管的源极与第2基准电位端连接，从MOS晶体管的漏极输出被输入到MOS晶体管的栅极的信号的逻辑反转信号的结构。或者可以是偶数个反相器电路中的任意1个或者多个反相器电路包含MOS晶体管、负载以及电流源，负载设置在MOS晶体管的漏极与第1基准电位端之间，电流源设置在MOS晶体管的源极与第2基准电位端之间，从MOS晶体管的漏极输出被输入到MOS晶体管的栅极的信号的逻辑反转信号的结构。根据本发明的CDR装置，CDR装置输入埋入有时钟的数字信号，根据该数字信恢复数据及时钟，并输出该恢复数据以及恢复时钟，其中，CDR装置具有：1采样器，其按照恢复时钟所指示的定时对数字信号的数据进行采样，将该采样的数据作为恢复数据而与恢复时钟同步地输出；2上述本发明的PLL电路，其向相位比较器输入恢复数据作为输入信号，从压控振荡器输出恢复时钟作为振荡信号，对采样器赋予恢复时钟。根据本发明的CDR装置，CDR装置输入埋入有时钟的数字信号，根据该数字信号将数据及时钟恢复，并输出该恢复数据以及恢复时钟，CDR装置具有：1采样器，其按照恢复时钟所指示的定时对数字信号的数据进行采样，将该采样的数据作为恢复数据而与恢复时钟同步地输出；2上述本发明的PLL电路，其具有第1相位比较器及第2相位比较器作为相位比较器，从压控振荡器输出恢复时钟作为振荡信号，对采样器赋予恢复时钟；3频率同步检测部，其检测在输入到第1相位比较器的反馈振荡信号与基准时钟之间频率是否同步；以及4选择部，其在由频率同步检测部未检测到频率同步的第1期间，选择从输入基准振荡信号作为输入信号的第1相位比较器输出的相位差信号并向电荷泵输出，在由频率同步检测部检测到频率同步的第2期间，选择从输入恢复数据作为输入信号的第2相位比较器输出的相位差信号并向电荷泵输出。优选电荷泵、环路滤波器、压控振荡器及相位补偿部中的任意一个在第1期间与第2期间具有彼此不同的参数值。发明效果本发明的PLL电路及CDR装置能够抑制由寄生电容引起的动作不稳定。附图说明图1是示出第1比较例的PLL电路1A的结构的图。图2是示出第1比较例的PLL电路1A的环路滤波器30等的结构例的图。图3是示出第1比较例的PLL电路1A的相域模型的图。图4是示出第1比较例的PLL电路1A的频率特性增益及相位的图。图5是示出表观的电容值C2变大时的第1比较例的PLL电路1A的频率特性增益及相位的图。图6是示出第2比较例的PLL电路1B的结构的图。图7是示出第2比较例的PLL电路1B的频率特性增益及相位的图。图8是示出本实施方式的PLL电路1C的结构的图。图9是示出本实施方式的PLL电路1C的环路滤波器30及相位补偿部70等的结构例的图。图10是示出本实施方式的PLL电路1C的相域模型的图。图11是示出本实施方式的PLL电路1C的频率特性增益及相位的图。图12是示出相位补偿部70的第2结构例的结构的图。图13是示出相位补偿部70的第3结构例的结构的图。图14是示出相位补偿部70的第4结构例的结构的图。图15是示出相位补偿部70的第5结构例的结构的图。图16是示出缓冲器71的第1结构例的图。图17是示出缓冲器71的第2结构例的图。图18是示出缓冲器71的第3结构例的图。图19是示出反相器电路的第1结构例的图。图20是示出反相器电路的第2结构例的图。图21是示出反相器电路的第3结构例的图。图22是示出反相器电路的第4结构例的图。图23是示出反相器电路的第5结构例的图。图24是示出本实施方式的CDR装置2A的结构的图。图25是示出本实施方式的CDR装置2A的第1期间及第2期间各期间的各参数值的一例的表。图26是示出其它实施方式的CDR装置2B的结构的图。图27是示出具有发送器3及接收器4的收发系统的结构的图。图28是用于说明发送器3与接收器4之间的数据及频率同步信号的收发的图。标号说明：1A～1C…PLL电路、2A，2B…CDR装置、3…发送器、4…接收器、10…相位比较器、10A…第1相位比较器、10B…第2相位比较器、20…电荷泵、30…环路滤波器、31…电阻器、32…第1电容元件、33…第2电容元件、40…压控振荡器、50，51…分频器、60…放大器、70，70A～70D…相位补偿部、71，711～71M…缓冲器、72，721～71M…第3电容元件、731～73M，741～74M…开关、80…采样器、90…频率同步检测部、100…选择部。具体实施方式下面，参照附图，对用于实施本发明的方式进行详细说明。另外，在附图的说明中，对于相同的要素赋予相同的标号，省略重复的说明。本发明不限于这些例示，由权利要求书表示，意在于包括与权利要求书均等的意思及范围内的所有变更。图1是示出第1比较例的PLL电路1A的结构的图。PLL电路1A具有相位比较器10、电荷泵20、环路滤波器30、压控振荡器40以及分频器50。图2是示出环路滤波器30等的结构例的图。环路滤波器30包含电阻器31、第1电容元件32以及第2电容元件33。相位比较器10输入从分频器50输出的反馈振荡信号，并且也输入输入信号。输入信号可以是频率固定的基准振荡信号，也可以是各比特的期间固定的数字信号。相位比较器10检测这些反馈振荡信号与输入信号之间的相位差，向电荷泵20输出表示该相位差的相位差信号。相位差信号表示反馈振荡信号及输入信号中的哪个信号的相位提前。电荷泵20输入从相位比较器10输出的相位差信号，向环路滤波器30输出与该相位差信号所表示的相位差对应的充放电电流。从电荷泵20向环路滤波器30输出的充放电电流根据反馈振荡信号以及输入信号中的哪个信号的相位提前的情况而极性不同。环路滤波器30输入从电荷泵20输出的充放电电流，向压控振荡器40输出根据该充放电量而增减的控制电压值。如图2所示，环路滤波器30包含：电阻器31，其向第1端输入从电荷泵20输出的充放电电流；第1电容元件32，其设置在电阻器31的第2端与接地电位端之间；以及第2电容元件33，其设置在电阻器31的第1端与接地电位端之间。电荷泵20的输出端及压控振荡器40的输入端与环路滤波器30的电阻器31的第1端连接。压控振荡器40输入从环路滤波器30输出的控制电压值，输出具有与该控制电压值对应的频率的振荡信号。分频器50输入从压控振荡器40输出的振荡信号，对该振荡信号进行N分频而生成反馈振荡信号，向相位比较器10输出该反馈振荡信号。相位比较器10、电荷泵20、环路滤波器30、压控振荡器40以及分频器50构成环路。在该环路中，从电荷泵20向环路滤波器30输入充放电电流，以使输入到相位比较器10中的反馈振荡信号与输入信号之间的相位差变小。并且，在该环路的动作稳定的状态下，从压控振荡器40输出的振荡信号具有输入信号的频率的N倍的频率。另外，也可以不设置分频器50，在该情况下，从压控振荡器40输出的振荡信号具有与基准振荡信号的频率相同的频率，分频比N＝1。通过CLKINt＝cosωt表示输入到相位比较器10中的输入信号。ωt表示相位。当设为Φ＝ωt时，相位Φ的时间微分为输入信号CLKINt的频率ω，相位Φ为频率ω的时间积分。因此，能够通过调查针对相位的响应从而确认PLL电路的稳定性。通过相域模型phasedomainmodel表示PLL电路的频率特性，通过输入φin与输出φout之比表示PLL电路的传递函数Hs。在此，s＝jωm，j为虚数单位。ωm为相位的调制频率，与输入信号CLKIN的频率不同。将电荷泵20的电导设为gm。将环路滤波器30的电阻器31的电阻值设为R，将第1电容元件32的电容值设为C1，将第2电容元件33的电容值设为C2。将压控振荡器40的特性振荡信号的频率对于控制电压值的依赖性设为KVCO。通过下述数式1表示电荷泵20及环路滤波器30的传递函数Hlpfs。通过下述数式2式表示PLL电路1A的开环传递函数Hopens。ω1为传递函数中的零点的调制频率，通过下述数式3表示。ω2为传递函数中的极的调制频率，通过下述数式4表示。图3为示出第1比较例的PLL电路1A的相域模型的图。【数式1】【数式2】【数式3】【数式4】图4是示出第1比较例的PLL电路1A的频率特性增益及相位的图。当在增益为0dB的ωm中相位为180°时，PLL电路变得不稳定。在增益为0dB的ωm中相位越接近90°，PLL电路越稳定。将在增益为0dB的ωm中相位离180°多远称为相位余裕。例如，当在增益为0dB的ωm中相位为90°时，相位余裕为90°＝180-90。在设计PLL电路时，优选增益为0dB的ωm在ω1与ω2之间。通过满足这种条件，从而相位余裕为接近90°的值，PLL电路的特性稳定。此外，在经验上优选ω2为ω1的10～50倍左右下述数式5。由此，优选第1电容元件32的电容值C1与第2电容元件33的电容值C2满足下述数式6。【数式5】ω2＞10ω15【数式6】然而，有时在环路滤波器30与压控振荡器40之间的布线中存在寄生电容，此外，有时也存在由压控振荡器40的结构引起的寄生电容。这种寄生电容会被附加给环路滤波器30的第2电容元件33。其结果，第2电容元件33的表观的电容值C2变大。并且，如果表观的电容值C2变大，则不满足上述数式5式、数式6，PLL电路变得不稳定。图5是示出表观的电容值C2变大时的第1比较例的PLL电路1A的频率特性增益及相位的图。如该图所示，当表观的电容值C2变大时，ω1未产生变化，但与此相对，ω2变小，ω1与ω2的间隔变窄。并且，在增益为0dB的ωm中相位接近180°，相位余裕变小。此外，由于能够将增益设定为0dB的范围变小，因此由于元件的特性的偏差而变得不稳定。因此，PLL电路变得不稳定，不能输出希望的频率的振荡信号。不稳定是指当在相位为180°的ωm中增益不为0dB时，PLL电路在该ωm中表现出振荡、鸣震或者鸣震的征兆。为了克服这种问题，可以考虑与第2电容元件33的表观的电容值C2变大而ω2变小的情况相应地，减小ω1。由上述数式3可知，为了减小ω1需要增大C1R。此外，需要增大第1电容元件32的C1，以满足上述数式6。但是，优选与增大C1相应地，变更其它参数的值，以不会对开环传递函数Hopens的稳定性产生影响。根据上述数式2，可以考虑如下2种方法：即，第1方法，与使C1成为K倍相应地，使gm成为K倍，并且使R成为1K；以及第2方法，使KVCO成为K倍，并且使R成为1K。但是，在这些方法中，会产生如下的问题。为了使C1成为K倍，需要使第1电容元件32的面积成为K倍。在使gm成为K倍的第1方法中，需要使从电荷泵输出的电流量成为K倍，功耗变大。在使KVCO成为K倍的第2方法中，压控振荡器的功耗变大，压控振荡器针对随机噪声的灵敏度变高。此外，增大压控振荡器的KVCO是有限制的。LC-VCO的KVCO的一般的值为1～2GHZV。可以通过多级地连接反相器的环形振荡器而实现具有高KVCO的压控振荡器。但是，如上所述，在随机噪声变大且具有高速的数据速率数十Gbps的系统中，随机噪声的影响数ps较大，不现实。一般来说，在具有高速的数据速率的系统中使用随机噪声较小的LC-VCO。因此，由于与第2电容元件33的表观的电容值C2变大相应地增大第1电容元件32的C1的方法不仅使得面积增大，功耗也增大，因此不优选。专利文献1中公开了希望克服这种问题的发明。专利文献1中公开的发明的PLL电路具有图6所示的结构。图6是示出第2比较例的PLL电路1B的结构的图。与图1所示的第1比较例的PLL电路1A的结构相比，图6所示的第2比较例的PLL电路1B在还具有放大器60这点上不同。放大器60插入在环路滤波器30与压控振荡器40之间。通过设置放大器60，从而能够将由压控振荡器40的结构引起的寄生电容与环路滤波器30的第2电容元件33彼此分离。由此，能够抑制由压控振荡器40的结构引起的寄生电容被附加给环路滤波器30的第2电容元件33，并且抑制第2电容元件33的表观的电容值C2变大。通过下述数式7式表示第2比较例的PLL电路1B的开环传递函数Hopens。ωt＝1τ。如该数式所示，表示放大器60的频率特性的因数1sτ+1被追加给开环传递函数Hopens。图7是示出第2比较例的PLL电路1B的频率特性增益及相位的图。为了得到基于放大器60的电容分离效应，需要设为ωt＞ω2。为此，由于需要放大器60为高速，因此不仅面积增大，功耗也增大，从而不优选。【数式7】以下说明的实施方式的PLL电路1C能够抑制由寄生电容引起的动作不稳定，此外，能够抑制面积的增大以及功耗的增大。图8是示出本实施方式的PLL电路1C的结构的图。PLL电路1C具有相位比较器10、电荷泵20、环路滤波器30、压控振荡器40、分频器50以及相位补偿部70。图9是示出环路滤波器30及相位补偿部70等的结构例的图。与图1所示的第1比较例的PLL电路1A的结构相比，图8所示的本实施方式的PLL电路1C的不同之处在于还具有相位补偿部70。另外，也可以不设置分频器50，在该情况下，从压控振荡器40输出的振荡信号具有与基准振荡信号的频率相同的频率，分频比N＝1。相位补偿部70与电荷泵20并列地设置，对开环传递函数赋予微分项。相位补偿部70包括：缓冲器71，其输入从相位比较器10输出的相位差信号；以及第3电容元件72，其设置在缓冲器71的输出端与环路滤波器30的输入端电阻器31的第1端之间。缓冲器71的增益A为正值。缓冲器71的增益A可以是固定的，也可以是可变的。第3电容元件72的电容值CS也可以是固定的，还可以是可变的。优选第3电容元件72与第2电容元件33为相同结构的元件。由此，能够将第3电容元件72及第2电容元件33各自的温度特性设为彼此相同。例如，第3电容元件72及第2电容元件33均为MIMMetalInsulatorMetal，金属绝缘体金属结构，或者均为在MOS晶体管中使源极与漏极彼此电连接而形成的结构。通过下述数式8表示电荷泵20、环路滤波器30以及相位补偿部70的传递函数Hlpfs。通过下述数式9表示PLL电路1C的开环传递函数Hopens。图10是示出本实施方式的PLL电路1C的相域模型的图。由此，相位补偿部70对PLL电路1C的开环传递函数Hopens赋予微分项sACSR。【数式8】【数式9】使上述数式9变形，而构成下述数式10。与之前的数式2相比，该数式10在右边的4个因数中的第1因数不同。位于该第1因数的分子的sACSgm+1表示对传递函数追加零点。【数式10】一般来说，C1比C2足够大上述数式6。此外，C1可以比ACS足够大。例如，C1为几十pF，C2为几pF，CS为几百fF。因此，C1可以比C2+ACS足够大。在该情况下，数式10构成下述数式11。【数11】进而，当将各参数值设定成满足下述数式12的关系时，能够将数式11的右边的第1因数设为值1。在该情况下，数式11构成下述数式13。另外，如果第3电容元件72与第2电容元件33为相同结构的元件，且第3电容元件72以及第2电容元件33各自的温度特性彼此相同，即使存在温度的变动，也满足数式11的关系。【数式12】【数式13】由此，通过与电荷泵20并列地设置相位补偿部70，从而能够抑制寄生电容对表观的电容值C2产生的影响，能够抑制由寄生电容引起的动作不稳定。但是，在不满足上述数式12的关系的情况下，相位余裕被轻微损坏。在该情况下，通过下述数式14表示上述数式11。通过下述数式15表示该数式14中的ω1，通过下述数式16表示ω2，通过下述数式17表示ω3。图11是示出本实施方式的PLL电路1C的频率特性增益及相位的图。在该情况下，需要将各参数值设定成使得ω1＜ω3。【数式14】【数式15】【数式16】【数式17】第2比较例的PLL电路1B为具有放大器60的结构，因此该放大器60的面积及功耗的增大成为问题。与此相对，本实施方式的PLL电路1C为具有包含缓冲器71及第3电容元件72的相位补偿部70的结构。第3电容元件72的电容值CS为几百fF，相位补偿部70的面积能够成为放大器60的面积的110左右。此外，相位补偿部70中未流过DC电流或者，即使流过DC电流，也是一点点，因此相位补偿部70的功耗能够成为放大器60的功耗的110左右。接着，对本实施方式的PLL电路1C的相位补偿部70的结构例进行进一步说明。如图9所示，相位补偿部70可以为仅包含1组的缓冲器71及第3电容元件72的第1结构例，但如图12～图15所示，也可以是将分别包含缓冲器71及第3电容元件72的M个组彼此并联而形成的结构例。M为2以上的整数。图12是示出相位补偿部70的第2结构例的结构的图。该图所示的第2结构例的相位补偿部70A包含缓冲器711～71M及电容元件721～72M。将包含缓冲器711～71M中的缓冲器71m与电容元件721～72M中的电容元件72m的组设为第m组，第1～第M组彼此并联。图13是示出相位补偿部70的第3结构例的结构的图。该图所示的第3结构例的相位补偿部70B包含缓冲器711～71M、电容元件721～72M以及开关731～73M。将包含缓冲器71m、电容元件72m以及开关73m的组设为第m组，第1～第M组彼此并联。在该第3结构例的相位补偿部70B中，开关73m设置在电容元件72M的后级。图14是示出相位补偿部70的第4结构例的结构的图。该图所示的第4结构例的相位补偿部70C包含缓冲器711～71M、电容元件721～72M及开关731～73M。将包含缓冲器71m、电容元件72m及开关73m的组设为第m组，第1～第M组彼此并联。在该第4结构例的相位补偿部70C中，开关73m设置在缓冲器71m与电容元件72m之间。在第3结构例图13及第4结构例图14中，可以对全部的第1～第M组设置开关73m，也可以对第1～第M组中的任意1组或者多组设置开关73m。在第3结构例及第4结构例中，可以根据开关731～73M各自的导通断开的设定，调整相位补偿的程度。图15是示出相位补偿部70的第5结构例的结构的图。该图所示的第5结构例的相位补偿部70D包含缓冲器711～71M、电容元件721～72M、开关731～73M以及开关741～74M。将包含缓冲器71m、电容元件72m、开关73m及开关74m的组设为第m组，第1～第M组彼此并联。在该第5结构例的相位补偿部70D中，开关73m设置在缓冲器71m与电容元件72m之间。此外，开关74m设置在电容元件72m和开关73m之间的连接点与偏置电位VB被输入的偏置电位端之间。当将同组中所包含的开关73m及开关74m中的一方设定为导通时，将另一方设定为断开。在第5结构例图15中，可以对全部的第1～第M组设置开关73m、74m，也可以对第1～第M组中的任意1组或者多组设置开关73m、74m。在该第5结构例中，可以根据开关731～73M各自的导通断开的设定，调整相位补偿的程度。此外，在第5结构例中，在某个第m组中，当开关73m为断开时，开关74m被设定为导通，因此电容元件72m与开关73m之间的连接点的电位稳定于偏置电位VB。因此，在第5结构例中，能够避免从第m组的开关73m断开到变为导通时的相位补偿动作的不稳定性。另外，第5结构例图15为针对第4结构例图14追加开关741～74M的结构例，但是也可以针对第3结构例图13追加开关741～74M。接着，使用图16～图23对相位补偿部7070A～70D中所包含的缓冲器71711～71M的结构例进行说明。图16是示出缓冲器71的第1结构例的图。该图所示的第1结构例的缓冲器71A具有NMOS晶体管201以及负载202。NMOS晶体管201的栅极输入从相位比较器10输出的相位差信号。NMOS晶体管201的漏极与电源电位端第1基准电位端连接。NMOS晶体管201的源极与第3电容元件72连接。在NMOS晶体管201的源极与接地电位端第2基准电位端之间设置有负载202。图17是示出缓冲器71的第2结构例的图。该图所示的第2结构例的缓冲器71B包含PMOS晶体管211以及负载212。PMOS晶体管211的栅极输入从相位比较器10输出的相位差信号。PMOS晶体管211的漏极与接地电位端第1基准电位端连接。PMOS晶体管211的源极与第3电容元件72连接。在PMOS晶体管211的源极与电源电位端第2基准电位端之间设置有负载212。在第1结构例图16及第2结构例图17中，从MOS晶体管的源极向第3电容元件72输出的信号的逻辑电平与输入到MOS晶体管的栅极的相位差信号的逻辑电平相同。即，缓冲器71A、71B的增益为正值。可以将缓冲器71A或者缓冲器71B多级地级联连接。图18是示出缓冲器71的第3结构例的图。该图所示的第3结构例的缓冲器71C具有将2个反相器电路221、222级联连接而成的结构。级联连接的反相器电路的个数可以为2个，一般为偶数个。由此，缓冲器71C的增益为正值。这偶数个的反相器电路中的任意1个或者多个反相器电路可以具有图19～图23所示的结构。此外，也可以将具有不同的结构的反相器电路级联连接。图19是示出反相器电路的第1结构例的图。该图所示的第1结构例的反相器电路220A包含PMOS晶体管301以及NMOS晶体管302。PMOS晶体管301的源极与电源电位端连接。NMOS晶体管302的源极与接地电位端连接。该反相器电路220A具有PMOS晶体管301及NMOS晶体管302各自的漏极彼此连接而形成的输出端，从输出端输出被共同输入到PMOS晶体管301及NMOS晶体管302各自的栅极的信号的逻辑反转信号。图20是示出反相器电路的第2结构例的图。该图所示的第2结构例的反相器电路220B包含NMOS晶体管311以及负载312。在NMOS晶体管311的漏极与电源电位端第1基准电位端之间设置有负载312。NMOS晶体管311的源极与接地电位端第2基准电位端连接。该反相器电路220B从NMOS晶体管311的漏极输出被输入到NMOS晶体管311的栅极的信号的逻辑反转信号。图21是示出反相器电路的第3结构例的图。该图所示的第3结构例的反相器电路220C包含PMOS晶体管321以及负载322。在PMOS晶体管321的漏极与接地电位端第1基准电位端之间设置有负载322。PMOS晶体管321的源极与电源电位端第2基准电位端连接。该反相器电路220C从PMOS晶体管321的漏极输出被输入到PMOS晶体管321的栅极的信号的逻辑反转信号。图22是示出反相器电路的第4结构例的图。该图所示的第4结构例的反相器电路220D包含NMOS晶体管331、负载332以及电流源333。在NMOS晶体管331的漏极与电源电位端第1基准电位端之间设置有负载332。在NMOS晶体管331的源极与接地电位端第2基准电位端之间设置有电流源333。该反相器电路220D从NMOS晶体管331的漏极输出被输入到NMOS晶体管331的栅极的信号的逻辑反转信号。图23是示出反相器电路的第5结构例的图。该图所示的第5结构例的反相器电路220E包含PMOS晶体管341、负载342以及电流源343。在PMOS晶体管341的漏极与接地电位端第1基准电位端之间设置有负载342。在PMOS晶体管341的源极与电源电位端第2基准电位端之间设置有电流源343。该反相器电路220E从PMOS晶体管341的漏极输出被输入到PMOS晶体管341的栅极的信号的逻辑反转信号。接着，对具有PLL电路的CDR装置进行说明。CDR装置输入被埋入有时钟的数字信号例如，8B10B或者128B130B的编码数据，根据该数字信号将数据及时钟恢复，输出该恢复数据及恢复时钟。CDR装置构成为具有PLL电路以及采样器。在CDR装置中，采样器按照恢复时钟所指示的定时对数字信号的数据进行采样，将该采样的数据作为恢复数据与恢复时钟同步地输出。PLL电路向相位比较器输入恢复数据作为输入信号，从压控振荡器输出恢复时钟作为振荡信号，对采样器赋予恢复时钟。CDR装置具有包含图8所示的相位补偿部70的PLL电路1C，从而能够抑制由寄生电容引起的动作不稳定。优选相位比较器10为Bang-Bang型比较器。优选CDR装置具有图24所示的结构。图24是示出本实施方式的CDR装置2A的结构的图。CDR装置2A具有第1相位比较器10A、第2相位比较器10B、电荷泵20、环路滤波器30、压控振荡器40、分频器50、相位补偿部70、采样器80、频率同步检测部90以及选择部100。包含这些中的第1相位比较器10A、电荷泵20、环路滤波器30、压控振荡器40、分频器50以及相位补偿部70的环路构成第1PLL电路。包含第2相位比较器10B、电荷泵20、环路滤波器30、压控振荡器40以及相位补偿部70的环路构成第2PLL电路。在这些第1及第2PLL电路中，共同地设置有电荷泵20、环路滤波器30、压控振荡器40以及相位补偿部70。这些第1及第2PLL电路为与图8所示的包含相位补偿部70的PLL电路1C等同的结构。但是，第2PLL电路不包含分频器50。采样器80输入被埋入有时钟的数字信号，按照从压控振荡器40作为振荡信号而输出的恢复时钟所指示的定时对数字信号的数据进行采样，将该采样的数据作为恢复数据与恢复时钟同步地向第2相位比较器10B输出。第2相位比较器10B输入恢复数据作为输入信号，并且输入从压控振荡器40作为振荡信号而输出的恢复时钟。并且，第2相位比较器10B检测这些恢复时钟与恢复数据之间的相位差，向选择部100输出表示该相位差的相位差信号。优选第2相位比较器10B为Bang-Bang型的比较器。第1相位比较器10A输入基准时钟作为输入信号，并且输入从分频器50输出的反馈振荡信号。并且，第1相位比较器10A检测这些反馈振荡信号与基准时钟之间的相位差，向选择部100输出表示该相位差的相位差信号。频率同步检测部90检测在输入到第1相位比较器10A中的反馈振荡信号与基准时钟之间频率是否同步。选择部100在由频率同步检测部90未检测到频率同步的第1期间，选择从作为输入信号而输入基准振荡信号的第1相位比较器10A输出的相位差信号并向电荷泵输出。选择部100在由频率同步检测部90检测到频率同步的第2期间，选择从作为输入信号而输入恢复数据的第2相位比较器10B输出的相位差信号并向电荷泵输出。电荷泵20输入由选择部100选择并输出的相位差信号。在该CDR装置2A中，在未取得频率同步的第1期间，包含输入基准时钟的第1相位比较器10A的第1PLL电路进行动作。另一方面，在取得频率同步的第2期间，包含输入从采样器80输出的恢复数据的第2相位比较器10B的第2PLL电路进行动作。因此，能够使使用了基准时钟的第1PLL电路的动作在短时间内稳定化，能够早点开始基于所输入的数字信号的数据及时钟的恢复。此外，在该CDR装置2A中，优选电荷泵20、环路滤波器30、压控振荡器40及相位补偿部70中的任意方在第1期间与第2期间具有互不相同的参数值。例如，在第1期间和第2期间，分频比N彼此不同，所要求的带宽也彼此不同。与此相应地，调整电荷泵20的电导gm、电阻器31的电阻值R、第1电容元件32的电容值C1、第2电容元件33的电容值C2、压控振荡器40的特性KVCO、缓冲器71的增益A以及第3电容元件72的电容值CS中的任意方，从而能够在第1期间及第2期间这两个期间内实现合适的开环传递函数Hopens。图25是示出本实施方式的CDR装置2A的第1期间及第2期间各自中的各参数值的一例的表。在该示例中，分频比N在第1期间为200，与此相对，在第2期间为1。所要求的带宽在第1期间为1MHz，与此相对，在第2期间为10MHz。与此相应地，gm在第1期间为50μA，在第2期间为10μA。R在第1期间为20kΩ，在第2期间为1kΩ。此外，CS在第1期间为1pF，在第2期间为0.5pF。另外，在第1期间及第2期间中的任意期间，C1为10pF，KVCO为2GHZV，C2为5pF。如此调整各参数值，从而能够在第1期间及第2期间这两个期间内实现合适的开环传递函数Hopens。图26是示出其它实施方式的CDR装置2B的结构的图。与图24所示的CDR装置2A的结构相比，该图26所示的CDR装置2B的不同点在于还具有分频器51。图27是示出具有发送器3及接收器4的收发系统的结构的图。CDR装置2B包含在接收器4中。图28是用于说明发送器3与接收器4之间的数据及频率同步信号的收发的图。从发送器3向接收器4发送数字信号的数据。从接收器4向发送器3发送表示频率同步检测部90的检测结果的频率同步信号。在从发送器3向接收器4发送的数字信号如101010……那样为固定周期的重复模式的数据的情况下，分频器51对该数字信号进行分频而生成基准时钟，向第1相位比较器10A输出该基准时钟。第1相位比较器10A输入该基准时钟，并且输入从分频器50输出的反馈振荡信号。并且，第1相位比较器10A检测这些反馈振荡信号与基准时钟之间的相位差，向选择部100输出表示该相位差的相位差信号。频率同步检测部90检测在输入到第1相位比较器10A的反馈振荡信号与基准时钟之间频率是否同步。在从发送器3向接收器4发送的数字信号为固定周期的重复模式的数据、并且由频率同步检测部90未检测到频率同步的第1期间，从接收器4向发送器3发送的频率同步信号为低电平。当在由频率同步检测部90检测到频率同步的第2期间时，从接收器4向发送器3发送的频率同步信号变为高电平。发送器3接收到频率同步信号变为高电平的情况，例如，开始向接收器4发送通过8B10B等编码后的数据。选择部100在由频率同步检测部90未检测到频率同步的第1期间，选择从输入基准振荡信号作为输入信号的第1相位比较器10A输出的相位差信号并向电荷泵输出。选择部100在由频率同步检测部90检测到频率同步的第2期间，选择从输入恢复数据作为输入信号的第2相位比较器10B输出的相位差信号并向电荷泵输出。电荷泵20输入由选择部100选择并输出的相位差信号。该CDR装置2B能够根据从发送器3发来的固定周期的重复模式的数据，使使用了基准时钟的第1PLL电路的动作在短时间内稳定化，从而早点开始基于所输入的数字信号的数据及时钟的恢复。

权利要求：1.一种PLL电路，其具有：压控振荡器，其输入控制电压值，并输出具有与该控制电压值对应的频率的振荡信号；相位比较器，其输入从所述压控振荡器输出的振荡信号或者对该振荡信号进行分频得到的信号作为反馈振荡信号，并且也输入输入信号，检测这些反馈振荡信号与输入信号之间的相位差，输出表示该相位差的相位差信号；电荷泵，其输入从所述相位比较器输出的相位差信号，并输出与该相位差信号所表示的相位差对应的充放电电流；环路滤波器，其输入从所述电荷泵输出的充放电电流，并向所述压控振荡器输出根据该充放电量而增减的所述控制电压值；以及相位补偿部，其与所述电荷泵并列地设置，对开环传递函数赋予微分项。2.根据权利要求1所述的PLL电路，其中，所述环路滤波器包含：电阻器，其第1端输入从所述电荷泵输出的充放电电流；第1电容元件，其与所述电阻器的第2端连接；以及第2电容元件，其与所述电阻器的所述第1端连接，所述相位补偿部包含：缓冲器，其输入从所述相位比较器输出的相位差信号；以及第3电容元件，其设置在所述缓冲器的输出端与所述电阻器的所述第1端之间。3.根据权利要求2所述的PLL电路，其中，在所述电荷泵的电导gm、所述电阻器的电阻值R、所述第2电容元件的电容值C2、所述第3电容元件的电容值CS以及所述缓冲器的增益A之间，具有如下的关系ACSgm＝C2+ACSR。4.根据权利要求2或3所述的PLL电路，其中，所述第2电容元件与所述第3电容元件为相同结构的元件。5.根据权利要求2至4中的任意一项所述的PLL电路，其中，所述相位补偿部是分别包含所述缓冲器及所述第3电容元件的M个组彼此并联而得到的。6.根据权利要求5所述的PLL电路，其中，所述相位补偿部在所述M个组中的任意1组或者多组中，包含设置在所述缓冲器与所述第3电容元件之间或者所述第3电容元件与所述环路滤波器之间的开关。7.根据权利要求5所述的PLL电路，其中，所述相位补偿部在所述M个组中的任意1组或者多组中，包含设置在所述缓冲器与所述第3电容元件之间或者所述第3电容元件与所述环路滤波器之间的第1开关、以及设置在所述第3电容元件和所述第1开关的连接点与偏置电位端之间的第2开关。8.根据权利要求2至7中的任意一项所述的PLL电路，其中，所述缓冲器包含MOS晶体管以及负载，所述MOS晶体管的栅极输入所述相位差信号，所述MOS晶体管的漏极与第1基准电位端连接，所述MOS晶体管的源极与所述第3电容元件连接，在所述MOS晶体管的源极与第2基准电位端之间设置有所述负载。9.根据权利要求2至7中的任意一项所述的PLL电路，其中，所述缓冲器是偶数个反相器电路被级联连接而得到的。10.根据权利要求9所述的PLL电路，其中，所述偶数个反相器电路中的任意1个或者多个反相器电路包含PMOS晶体管以及NMOS晶体管，具有所述PMOS晶体管及所述NMOS晶体管各自的漏极彼此连接而形成的输出端，从所述输出端输出被共同地输入到所述PMOS晶体管及所述NMOS晶体管各自的栅极的信号的逻辑反转信号。11.根据权利要求9所述的PLL电路，其中，所述偶数个反相器电路中的任意1个或者多个反相器电路包含MOS晶体管以及负载，所述负载设置在所述MOS晶体管的漏极与第1基准电位端之间，所述MOS晶体管的源极与第2基准电位端连接，从所述MOS晶体管的漏极输出被输入到所述MOS晶体管的栅极的信号的逻辑反转信号。12.根据权利要求9所述的PLL电路，其中，所述偶数个反相器电路中的任意1个或者多个反相器电路包含MOS晶体管、负载以及电流源，所述负载设置在所述MOS晶体管的漏极与第1基准电位端之间，所述电流源设置在所述MOS晶体管的源极与第2基准电位端之间，从所述MOS晶体管的漏极输出被输入到所述MOS晶体管的栅极的信号的逻辑反转信号。13.一种CDR装置，其输入埋入有时钟的数字信号，根据该数字信号将数据及时钟恢复，并输出该恢复数据以及恢复时钟，所述CDR装置具有：采样器，其按照所述恢复时钟所指示的定时对所述数字信号的数据进行采样，将该采样的数据作为所述恢复数据而与所述恢复时钟同步地输出；以及权利要求1至12中的任意一项所述的PLL电路，其向所述相位比较器输入所述恢复数据作为所述输入信号，从所述压控振荡器输出所述恢复时钟作为所述振荡信号，并且对所述采样器赋予所述恢复时钟。14.一种CDR装置，其输入埋入有时钟的数字信号，根据该数字信号将数据及时钟恢复，并输出该恢复数据以及恢复时钟，所述CDR装置具有：采样器，其按照所述恢复时钟所指示的定时对所述数字信号的数据进行采样，将该采样的数据作为所述恢复数据而与所述恢复时钟同步地输出；权利要求1至12中的任意一项所述的PLL电路，其具有第1相位比较器及第2相位比较器作为所述相位比较器，从所述压控振荡器输出所述恢复时钟作为所述振荡信号，对所述采样器赋予所述恢复时钟；频率同步检测部，其检测在输入到所述第1相位比较器的所述反馈振荡信号与基准时钟之间频率是否同步；以及选择部，其在由所述频率同步检测部未检测到频率同步的第1期间，选择从输入基准振荡信号作为所述输入信号的所述第1相位比较器输出的相位差信号并向所述电荷泵输出，在由所述频率同步检测部检测到频率同步的第2期间，选择从输入所述恢复数据作为所述输入信号的所述第2相位比较器输出的相位差信号并向所述电荷泵输出。15.根据权利要求14所述的CDR装置，其中，所述电荷泵、所述环路滤波器、所述压控振荡器及所述相位补偿部中的任意一个在所述第1期间与所述第2期间具有彼此不同的参数值。

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