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申请/专利权人：上海韬润半导体有限公司
摘要：本发明公开了一种同源PLL时钟下降低FIFO延时的实现方法及系统，包括：根据FIFO实际场景下的读写时钟频率，计算读取等待时间；启动FIFO，完成在所述读取等待时间内的写操作后，触发读使能控制信号；读使能控制信号经过走线延时，完成跨时钟域逻辑、读取地址产生逻辑后，启动FIFO读操作；当读时钟快于写时钟时，写地址在增加第一计数后和读取地址实际差异保持在目标深度；当读时钟约等于或者慢于写时钟时，FIFO经过深度溢出翻转，写地址和读地址差异保持在目标深度。本发明实施例通过对读延时的控制，实现不同应用场景下有不同读延时的问题，使得本发明实施例的FIFO系统应用于数据传输时，用户感知明显变好。
主权项：1.一种同源PLL时钟下降低FIFO延时的实现方法，其特征在于，所述方法包括：S1、根据FIFO实际使用场景下的读写时钟频率，计算读取等待时间；S2、启动FIFO，完成在所述读取等待时间内的写操作后，触发读使能控制信号；S3、所述读使能控制信号经过走线延时，完成跨时钟域逻辑、读取地址产生逻辑后，启动FIFO读操作；S4、当读时钟快于写时钟时，写地址在增加第一计数后和读取地址实际差异保持在目标深度；当读时钟约等于或者慢于写时钟时，FIFO经过深度溢出翻转，使得写地址和读地址差异保持在目标深度。
全文数据：
权利要求：
百度查询： 上海韬润半导体有限公司 一种同源PLL时钟下降低FIFO延时的实现方法及系统
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