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申请/专利权人：华虹半导体(无锡)有限公司

摘要：本发明提供一种CMOS工艺中的浮栅型分栅闪存结构，包括：衬底，在衬底上形成有闪存区和外围逻辑区的器件；第三、四侧墙：在闪存区上，第三侧墙由控制栅多晶硅层上延伸至控制栅多晶硅层、第一侧墙的侧壁上，浮栅多晶硅层的长度为第一至三侧墙的厚度之和，第四侧墙由浮栅介质层、浮栅多晶硅层、极间介质层的侧壁延伸至第三侧墙上；在外围逻辑区上，第三、四侧墙依次形成于CMOS栅介质层、CMOS栅极的侧壁上。本发明有利于保持控制栅多晶硅层与位线之间的隔离能力；有利于改善浮栅多晶硅层的短沟道效应，改善器件I‑V的亚域区的特性，降低器件的漏电；没有增大闪存单元的面积。

主权项：1.一种CMOS工艺中的浮栅型分栅闪存结构，其特征在于，包括：衬底，在所述衬底上形成有STI以定义出闪存区和外围逻辑区的有源区；形成于所述衬底上的闪存区掺杂阱；形成于所述闪存区上的浮栅介质层、浮栅多晶硅层、极间介质层和控制栅多晶硅层及其上的第一侧墙，所述控制栅多晶硅层的长度为所述第一侧墙的厚度；由所述第一侧墙为掩膜刻蚀形成的第二沟槽；在所述第二沟槽中形成有第二侧墙，所述第二侧墙覆盖所述第二沟槽的部分侧壁；由所述第一、二侧墙为掩膜刻蚀所述第二沟槽底壁的所述浮栅多晶硅层和所述浮栅介质层形成的第三沟槽；栅介质层，所述栅介质层覆盖所述第三沟槽的底壁和侧壁；选择栅多晶硅层，所述选择栅多晶硅层填充所述第三沟槽；以及，选择栅氧化层，所述选择栅氧化层覆盖所述选择栅多晶硅层；形成于所述衬底上的CMOS区域掺杂阱，形成于所述CMOS区域掺杂阱上的CMOS栅介质层，在所述CMOS栅介质层上形成有CMOS栅极；第三、四侧墙：在所述闪存区上，所述第三侧墙由所述控制栅多晶硅层上延伸至所述控制栅多晶硅层、所述第一侧墙的侧壁上，所述浮栅多晶硅层的长度为所述第一至三侧墙的厚度之和，所述第四侧墙由所述浮栅介质层、浮栅多晶硅层、极间介质层的侧壁延伸至所述第三侧墙上；在所述外围逻辑区上，所述第三、四侧墙依次形成于所述CMOS栅介质层、CMOS栅极的侧壁上；位于所述闪存区的第一轻掺杂漏，位于所述CMOS区域的第二轻掺杂漏；在所述闪存区域和所述COMS区域上形成的源漏重掺杂离子注入。

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