申请/专利权人：安徽大学

申请日：2024-05-14

公开（公告）日：2024-07-05

公开（公告）号：CN118171621B

主分类号：G06F30/367

分类号：G06F30/367;H03K19/00;H03K19/20

优先权：

专利状态码：有效-授权

法律状态：2024.07.05#授权;2024.06.28#实质审查的生效;2024.06.11#公开

摘要：本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。

主权项：1.一种基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，包括：上拉管部，其包括6个PMOS管P1~P6、4个NMOS管N7~N10，用于上拉存储节点X1~X3、X1b~X3b；下拉管部，其包括6个NMOS管N1~N6、2个PMOS管P7~P8，用于下拉存储节点X1~X3、X1b~X3b；信号反相器部，其包括2个反相器INV1~INV2；其中，INV1用于将时钟信号CLK转换成反向时钟信号NCK；INV2用于将输入信号D转换成反向输入信号DN；钟控反相器部，其包括2个NMOS管N11~N12、2个PMOS管P9~P10；其中，在保持期时，X1b通过钟控反相器部输出到输出节点Q；传输管部，其包括4个NMOS管N13~N16、2个PMOS管P11~P12；其中，D分别通过N13、N14、P11写入到X1、X2、X3；DN分别通过N15、N16、P12写入到X1b、X2b、X3b；以及传输门部，其包括1个NMOS管N17、1个PMOS管P13；其中，在透明期时，D通过传输门部直接传输到Q；其中，X1、X1b、X2、X2b为两个NMOS晶体管的连接节点，形成N极性加固；X3、X3b为两个PMOS管的连接节点，形成P极性加固；N1~N4的宽长比≥300nm30nm。

全文数据：

权利要求：

百度查询： 安徽大学 基于极性加固的双节点翻转自恢复的锁存器电路、模块

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