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一种分段总线架构的帧处理模块 

申请/专利权人:西安电子科技大学

申请日:2024-02-04

公开(公告)日:2024-07-05

公开(公告)号:CN118301105A

主分类号:H04L47/80

分类号:H04L47/80;H04L49/10

优先权:

专利状态码:在审-实质审查的生效

法律状态:2024.07.23#实质审查的生效;2024.07.05#公开

摘要:本发明提供了一种分段总线架构的帧处理模块,包括通路选择模块、帧信息收集模块、动作码解析模块、数据缓存FIFO模块和总线控制模块。本发明采用分段总线形式替换原先的单一总线,并根据分段总线对处理模块的要求,重新设计了数据帧处理的电路逻辑,可以提高数据帧在处理过程中的总线效率。由于对数据帧的处理会涉及对其中数据内容的增删改操作,导致数据在总线段上的分布产生变化,重新分配数据在分段总线中的位置。本发明可以提高数据帧传输的安全性,且可以适应不同的场景的数据帧传输。

主权项:1.一种分段总线架构的帧处理模块,其特征在于,包括:通路选择模块,用于设置优先级,并按照所述优先级生成选通信号以控制两条通路使得数据帧按照优先级顺序通过各自通路;帧信息收集模块,用于通过四条分段总线接收所述数据帧,并从所述数据帧中提取出长度信息和地址信息;动作码解析模块,用于解析并重组流分类传递过来的动作码,并生成符合总线控制模块行为的指令码以及生成每一个以数据帧所对应的描述符;数据缓存FIFO模块,用于同步缓存所述长度信息、所述地址信息、所述指令码和描述符;总线控制模块,用于根据所述指令码对数据帧在分段总线上进行搬移以及对所述数据帧的特定字段作操作。

全文数据:

权利要求:

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