申请/专利权人：深圳大学

申请日：2023-12-25

公开（公告）日：2024-05-31

公开（公告）号：CN117478134B

主分类号：H03M1/10

分类号：H03M1/10;H03M1/12;H03M1/34

优先权：

专利状态码：有效-授权

法律状态：2024.05.31#授权;2024.02.20#实质审查的生效;2024.01.30#公开

摘要：一种可变延时时钟电路及单比特ADC芯片、电子设备，属于电子电路技术领域，包括时钟分配电路、n个检测电路、n个计数器、n个比较电路、n个逻辑电路；第i个检测电路在第i个时钟信号和第i+1个时钟信号具有不同的电压极性时，输出触发信号；第i个计数器对第i个检测电路输出的触发信号进行计数；第i个比较电路在任意一个计数器的计数值达到预设值时，对第i个计数器的计数值和第i+1个计数器的计数值进行比较，并根据比较结果输出第i个比较信号；第i个逻辑电路根据第i个比较信号更新第i个控制字；时钟分配电路根据更新后的控制字输出n个时钟信号；提高了各个相邻的时钟信号的相位差的均匀性。

主权项：1.一种可变延时时钟电路，其特征在于，包括时钟分配电路、n个检测电路、n个计数器、n个比较电路、n个逻辑电路；第i个所述逻辑电路配置为输出携带预设的第i个控制字的控制信号；所述时钟分配电路，与n个所述逻辑电路连接，配置为根据携带n个预设的所述控制字的控制信号输出n个时钟信号；第i个所述检测电路，与所述时钟分配电路连接，配置为在第i个所述时钟信号和第i+1个所述时钟信号具有不同的电压极性的情况下，输出触发信号；第i个所述计数器，与第i个所述检测电路连接，配置为对第i个所述检测电路输出的所述触发信号进行计数；第i个所述比较电路，与第i个计数器和第i+1个计数器连接，配置为在n个计数器中任意一个计数器的计数值达到预设值时，对第i个计数器的计数值和第i+1个计数器的计数值进行比较，并根据比较结果输出第i个比较信号；第i个所述逻辑电路，还与所述第i个所述比较电路连接，还配置为根据第i个所述比较信号更新第i个所述控制字，并根据更新后的第i个所述控制字输出第i个控制信号；所述时钟分配电路还配置为根据携带n个更新后的所述控制字的控制信号输出n个所述时钟信号；其中，n为大于2的正整数，i为小于等于n的正整数；还包括：自振荡电路，与n个所述检测电路连接，配置为基于基准电压输出基准时钟信号；第i个所述检测电路，具体配置为在第i个所述时钟信号和第i+1个所述时钟信号具有不同的电压极性的情况下，根据所述基准时钟信号输出所述触发信号；所述自振荡电路包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、第七与非门以及第二缓冲器；所述第一与非门的第一输入端与所述第七与非门的输出端和所述第二缓冲器的输入端连接，所述第一与非门的输出端与所述第二与非门的第一输入端连接，所述第二与非门的输出端与所述第三与非门的第一输入端连接，所述第三与非门的输出端与所述第四与非门的第一输入端连接，所述第五与非门的输出端与所述第六与非门的第一输入端连接，所述第六与非门的输出端与所述第七与非门的第一输入端连接，所述第一与非门的第二输入端、所述第二与非门的第二输入端、所述第三与非门的第二输入端、所述第四与非门的第二输入端、所述第五与非门的第二输入端、所述第六与非门的第二输入端以及所述第七与非门的第二输入端共同作为所述自振荡电路的基准电压输入端，以接入所述基准电压；所述第二缓冲器的输出端作为所述自振荡电路的基准时钟信号输出端，与所述检测电路连接，以输出所述基准时钟信号。

全文数据：

权利要求：

百度查询： 深圳大学 可变延时时钟电路及单比特ADC芯片、电子设备

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