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摘要：本发明公开了一种用于FPGA芯片的高速串并转换接口字同步方法和电路，所述方法包括：利用串并转换模块将接收的串行数据信号转换为并行数据信号；比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。本发明的方法和电路能够在串并转换过程中对输出的并行数据进行校验和调整，将完成字同步后的并行数据输出下一级电路，避免输出错误的数据。
主权项：1.一种用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，包括：S1：利用串并转换模块将接收的串行数据信号转换为并行数据信号；S2：比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；所述S2包括：比较所述并行数据信号与预先设置的字同步字符是否相同，若是，则所述字同步控制信号一直为低电平；若否，则所述字同步控制信号拉高一个时钟周期；S3：根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；所述S3包括：若所述并行数据信号与所述字同步字符一致，则将当前所述并行数据信号作为最终并行数据信号并输出；若所述并行数据信号与所述字同步字符不一致，则根据所述字同步控制信号产生选择信号和更新信号，并响应于所述选择信号和所述更新信号获取所述串行数据信号的另一组并行数据信号并重复步骤S2和S3；所述S3还包括：若所述并行数据信号与所述字同步字符不一致，则从比较模块向控制模块发送所述字同步控制信号，所述控制模块根据所述字同步控制信号产生选择信号和更新信号，控制当前所述并行数据信号右移至少一位，且将下一组并行数据的至少一位最低位移动至所述当前并行数据的至少一位最高位，形成第二并行数据信号并输出；比较所述第二并行数据信号与所述字同步字符是否一致，重复步骤S2和S3，直至获得的所述并行数据信号与所述字同步字符一致；S4：获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。
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百度查询： 西安智多晶微电子有限公司 用于FPGA芯片的高速串并转换接口字同步方法和电路
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