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申请/专利权人：中茵微电子(南京)有限公司
摘要：本发明公开了一种基于并行数据通道架构的存储器数据传输带宽提升方法，其包括总线master模块、组合逻辑模块、FSM模块、FIFO模块、MUX模块、crossbar_queue模块和标准存储器子系统模块。总线master模块通过总线协议发出写地址通道、写数据通道、读地址通道数据，经各模块处理后并行传输到标准存储器子系统模块；同时，标准存储器子系统模块通过总线协议发出写响应通道和读数据通道数据，经各模块拼接处理后传输到总线master模块，实现存储结构数据传输带宽的提升。本发明架构简单易于实现，无需对存储器子系统进行修改；采用标准化接口，具有高度可复用性；同时，本发明适用于灵活数量的存储器子系统，以提升存储结构数据传输带宽。
主权项：1.一种基于并行数据通道架构的存储器数据传输带宽提升方法，其特征在于，包括以下步骤：总线master模块通过总线协议发出写地址通道、写数据通道、读地址通道数据，经组合逻辑模块、FSM模块、FIFO模块、MUX模块处理后并行传输到标准存储器子系统模块；标准存储器子系统模块通过总线协议发出写响应通道和读数据通道数据，经FSM模块、FIFO模块、crossbar_queue模块、MUX模块、组合逻辑模块拼接处理后传输到总线master模块；所述组合逻辑模块包括组合逻辑_AW模块、组合逻辑_W模块、组合逻辑_B模块、组合逻辑_AR模块、组合逻辑_R模块；所述FSM模块包括FSM_AW模块、FSM_W模块、FSM_B0模块、FSM_B1模块、FSM_AR模块、FSM_R0模块、FSM_R1模块；所述FIFO模块包括FIFO_AW模块、FIFO_W模块、FIFO_AR模块；所述MUX模块包括MUX_AW模块、MUX_W模块、MUX_B模块、MUX_AR模块、MUX_R模块；所述crossbar_queue模块包括crossbar_queue_B模块、crossbar_queue_R模块；所述标准存储器子系统模块包括存储器1模块、存储器2模块。
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权利要求：
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