申请/专利权人：悦芯科技股份有限公司

申请日：2024-03-12

公开（公告）日：2024-07-05

公开（公告）号：CN117970219B

主分类号：G01R35/00

分类号：G01R35/00

优先权：

专利状态码：有效-授权

法律状态：2024.07.05#授权;2024.05.21#实质审查的生效;2024.05.03#公开

摘要：本发明公开了一种ATE测试机台板间同步校准系统，属于芯片测试技术领域，具体包括控制板卡、若干个子板卡和通讯母板；所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；本发明利用了FPGA的IOdelay技术，调整子板卡主时钟的相位，进行64*80ps的一个相位delay，将各个子板卡的主时钟的上升沿移动到满足Ucode信号的采样holdup时间的位置上，从而实现控制板卡和子板卡之间的通讯信号同步，提高了系统的稳定性。

主权项：1.一种ATE测试机台板间同步校准系统，其特征在于，包括控制板卡、若干个子板卡和通讯母板；所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；所述输入信号分为时钟信号，输入Ucode信号和输入Misscompare信号；所述时钟信号用来驱动每个子板卡的FPGA工作；所述输入Ucode信号用于发送全局命令和进行板间校准使用，所述输入Misscompare信号用来发送全局匹配失败命令和进行板间校准使用；所述输出信号分为输出Ucode信号和输出Misscompare信号；所述输出Ucode信号用于进行板间校准使用；所述输出Misscompare信号用于发送子板卡匹配失败命令和进行板间校准使用；所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟；所述FPGA内部的子板卡主时钟采样包括holdup时间和setup时间；基于FPGA的IOdelay技术，对任一子板卡主时钟进行0ps-64*80ps的相位delay，将所有子板卡主时钟的上升沿移动至满足输入Ucode信号的采样holdup时间的位置，使子板卡主时钟与控制板卡时钟之间的通讯信号完成同步；所述输入Misscompare信号和输入Ucode信号走线延迟相同，当输入Ucode信号校准完成后，输入Misscompare信号同样完成同步。

全文数据：

权利要求：

百度查询： 悦芯科技股份有限公司 一种ATE测试机台板间同步校准系统

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