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申请/专利权人：复旦大学
摘要：本发明提供一种支持浮点数尾数乘法的存算一体乘法器，其至少包括译码阵列、存储器以及加法阵列，利用该乘法器进行乘法运算时，被乘数以部分积的形式配置在存储器内，乘数以特定位宽为单位划分成片段，以片段为单位串行地加载到译码阵列输入端，直到完成一个完整乘数的输入，译码阵列根据输入的乘数片段选通存储器中相应存储器行，存储器输出相应部分积，加法阵列基于部分积进行错位相加并输出乘法结果，与传统存算结构相比，该乘法器可大大减少部分积累加的次数，从而降低动态功耗，提高运算速度。
主权项：1.一种支持浮点数尾数乘法的存算一体乘法器，其特征在于，包括：译码阵列，包含至少一个地址译码器，用于对输入的乘数的多个乘数片段进行地址译码，得到译码结果；存储器，其输入端与所述译码阵列的输出端连接，用于存储被乘数的多个部分积并根据所述译码结果输出相应的所述部分积；加法阵列，其输入端与所述存储器的输出端连接，用于对所述部分积进行错位相加，输出加法结果；以及移位累加器，其输入端与所述加法阵列的输出端连接，用于对所述加法结果进行移位累加，得到乘法结果。
全文数据：
权利要求：
百度查询： 复旦大学 支持浮点数尾数乘法的存算一体乘法器及乘法运算方法
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