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申请/专利权人：三星电子株式会社

摘要：栅极环绕场效应晶体管器件可包括多个纳米结构，所述纳米结构在衬底上方在场效应晶体管器件的沟道区中彼此间隔开。栅极电极可位于具有所述多个纳米结构的栅极环绕构造中且半导体图案可位于栅极电极的一侧上。半导体图案中的接触沟槽中的接触件与硅化物膜可在所述接触沟槽的侧壁上共形地延伸到沟道区中比所述多个纳米结构中最上纳米结构低的水平高度。

主权项：1.一种半导体器件，其特征在于，包括：沟道区，设置在衬底上方，所述沟道区包括按数字次序彼此间隔开的第一配线图案、第二配线图案及第三配线图案；栅极电极，包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围；半导体图案，设置在所述衬底之上所述栅极电极的两侧上；层间绝缘膜，位于所述半导体图案上；接触件，包括第一部分及第二部分，所述第二部分位于所述层间绝缘膜中且所述第一部分嵌置在所述半导体图案中；以及硅化物膜，在所述接触件与所述半导体图案之间沿所述接触件的轮廓延伸，其中所述第一配线图案包括位于所述沟道区中的最下配线图案，且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。

全文数据：包括凹进的源极漏极硅化物的半导体器件[相关申请的交叉参考]本申请主张在2017年9月1日在韩国知识产权局提出申请的韩国专利申请第10-2017-0111745号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。技术领域本发明概念涉及一种半导体器件。更具体来说，本发明概念涉及一种具有栅极环绕结构gateall-around的半导体器件。背景技术栅极环绕结构可包括位于衬底上的纳米线形的硅以及被形成为包绕在硅主体周围的栅极。由于这种栅极环绕结构使用三维沟道，因此按比例缩放可不那么困难。另外，电流控制能力可得到提高而不会增大栅极的长度。因此，可有效地抑制会使沟道区的电势受到漏极电压影响的短沟道效应shortchanneleffect，SCE。发明内容根据本发明概念的实施例可提供一种包括凹进的源极漏极硅化物的半导体器件，所述凹进的源极漏极硅化物可使得源极漏极与位于源极漏极上的接触件之间的接触电阻减小。根据本发明概念的实施例可提供形成凹进的源极漏极硅化物的方法，所述凹进的源极漏极硅化物可使得源极漏极与位于源极漏极上的接触件之间的接触电阻减小。根据这些实施例，栅极环绕场效应晶体管gateallaroundfieldeffecttransistor，GAAFET器件可包括多个纳米结构，所述多个纳米结构在衬底上方在场效应晶体管器件的沟道区中彼此间隔开。栅极电极可位于具有所述多个纳米结构的栅极环绕构造中且半导体图案可位于栅极电极的一侧上。半导体图案中的接触沟槽中的接触件与硅化物膜可在所述接触沟槽的侧壁上共形地延伸到沟道区中比所述多个纳米结构中最上纳米结构低的水平高度。在一些实施例中，一种半导体器件可包括第一配线图案、第二配线图案及第三配线图案，所述第一配线图案、所述第二配线图案及所述第三配线图案在衬底上方在所述半导体器件的沟道区中按照数字次序彼此间隔开。栅极电极可被包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围。半导体图案可在衬底之上设置在栅极电极的一侧上，且层间绝缘膜可位于半导体图案上。接触件可位于所述层间绝缘膜中且嵌置在所述半导体图案中。硅化物膜可在所述接触件与所述半导体图案之间沿所述接触件的轮廓延伸，其中所述第一配线图案可包括位于所述沟道区中的最下配线图案，且所述硅化物膜的最下部分可位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。在一些实施例中，一种半导体器件可包括第一配线图案、第二配线图案及第三配线图案，所述第一配线图案、所述第二配线图案及所述第三配线图案在衬底上方在所述半导体器件的沟道区中按照数字次序彼此间隔开。栅极间隔件可在所述衬底中界定栅极沟槽，且栅极电极可在所述栅极沟槽中包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围。半导体图案可位于所述衬底上所述栅极电极的一侧上。层间绝缘膜可在所述半导体图案上包绕在所述栅极间隔件的侧壁周围。接触件可位于所述半导体图案中及所述层间绝缘膜中，其中所述接触件可包括第一部分及位于所述第一部分上的第二部分。硅化物膜可位于所述接触件与所述半导体图案之间，其中远离所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界的所述接触件的所述第一部分的宽度可小于所述边界处所述接触件的所述第二部分的宽度。所述第一配线图案可包括位于所述沟道区中的最下配线图案，且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。在一些实施例中，一种半导体器件可包括第一配线图案、第二配线图案及第三配线图案，所述第一配线图案、所述第二配线图案及所述第三配线图案在衬底上方在所述半导体器件的沟道区中按照数字次序彼此间隔开。栅极间隔件可在所述衬底中界定栅极沟槽，且栅极电极可在所述栅极沟槽中包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围。半导体图案可在衬底上位于所述栅极电极的一侧上，且层间绝缘膜可在所述半导体图案上包绕在所述栅极间隔件的侧壁周围。在所述半导体图案中及所述层间绝缘膜中，接触件可包括阻挡导电膜barrierconductivefilm及位于所述阻挡导电膜上的填充导电膜，其中所述接触件包括第一部分以及位于所述第一部分上的第二部分。远离所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界的所述接触件的所述第一部分的宽度可小于所述边界处所述接触件的所述第二部分的宽度，且所述填充导电膜可不存在于所述接触件的所述第一部分。在一些实施例中，可通过以下步骤提供一种形成半导体器件的方法：在衬底上形成半导体图案以及在所述半导体器件的沟道区中在所述衬底上按照数字次序形成连接到半导体图案的第一配线图案、第二配线图案及第三配线图案。可形成栅极电极来包绕所述第一配线图案到所述第三配线图案。可在所述栅极电极上形成层间绝缘膜，且可在所述层间绝缘膜中及所述半导体图案中形成接触沟槽，所述接触沟槽可包括第一部分以及位于所述第一部分上的第二部分，其中远离所述接触沟槽的所述第一部分与所述第二部分之间的边界的所述接触件的所述第一部分的宽度可小于所述边界处所述接触沟槽的所述第二部分的宽度。可沿所述接触沟槽的一部分形成硅化物膜。可在所述硅化物膜上形成接触件以填充所述接触沟槽，其中所述第一配线图案可包括位于所述沟道区中的最下配线图案，且所述硅化物膜的最下部分可位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。根据本发明概念的各个方面，提供一种半导体器件，所述半导体器件包括：第一配线图案到第三配线图案，与衬底间隔开且依序设置在所述衬底上；栅极电极，包绕位于所述衬底上的第一配线图案到第三配线图案；半导体图案，设置在所述衬底之上所述栅极电极的至少一侧上；层间绝缘膜，位于所述半导体图案上；接触件，位于所述层间绝缘膜中及所述半导体图案中；以及硅化物膜，在所述接触件与所述半导体图案之间沿所述接触件的轮廓延伸，其中在所述衬底与所述第一配线图案之间未设置有被所述栅极电极包绕的配线图案，且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。根据本发明概念的各个方面，提供一种半导体器件，所述半导体器件包括：第一配线图案到第三配线图案，与衬底间隔开且依序设置在所述衬底上；栅极间隔件，在所述衬底上界定栅极沟槽，所述栅极沟槽与所述第一配线图案到所述第三配线图案相交；栅极电极，在所述栅极沟槽中包绕所述第一配线图案到所述第三配线图案；半导体图案，在所述衬底上设置在所述栅极电极的至少一侧上；层间绝缘膜，在所述半导体图案上包绕所述栅极间隔件的侧壁；接触件，设置在所述半导体图案及所述层间绝缘膜中，且包括第一部分以及位于所述第一部分上的第二部分；及硅化物膜，位于所述接触件与所述半导体图案之间，其中在所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界处，所述接触件的所述第一部分的宽度小于所述接触件的所述第二部分的宽度，在所述衬底与所述第一配线图案之间未设置有被所述栅极电极包绕的配线图案，且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。根据本发明概念的各个方面，提供一种半导体器件，所述半导体器件包括：第一配线图案到第三配线图案，与衬底间隔开且依序设置在所述衬底上；栅极间隔件，在所述衬底上界定栅极沟槽，所述栅极沟槽与所述第一配线图案到所述第三配线图案相交；栅极电极，在所述栅极沟槽中包绕所述第一配线图案到所述第三配线图案；半导体图案，在所述衬底上设置在所述栅极电极的至少一侧上；层间绝缘膜，在所述半导体图案上包绕所述栅极间隔件的侧壁；以及接触件，在所述半导体图案及所述层间绝缘膜中包括阻挡导电膜及位于所述阻挡导电膜上的填充导电膜，其中所述接触件包括第一部分及位于所述第一部分上的第二部分，在所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界处，所述接触件的所述第一部分的宽度小于所述接触件的所述第二部分的宽度，且所述接触件的所述第一部分不包括所述填充绝缘膜。根据本发明概念的各个方面，提供一种制作半导体器件的方法，所述方法包括：在衬底上形成半导体图案；形成第一配线图案到第三配线图案，所述第一配线图案到所述第三配线图案连接到所述半导体图案且依序设置在所述衬底上；形成栅极电极，所述栅极电极包绕所述第一配线图案到所述第三配线图案；在所述栅极电极上形成层间绝缘膜；在所述层间绝缘膜及所述半导体图案中形成接触沟槽，所述接触沟槽包括第一部分及位于所述第一部分上的第二部分，在所述接触沟槽的所述第一部分与所述接触沟槽的所述第二部分之间的边界处，所述接触沟槽的所述第一部分的宽度小于所述接触沟槽的所述第二部分的宽度；沿所述接触沟槽的至少一部分形成硅化物膜；以及在所述硅化物膜上形成填充所述接触沟槽的接触件，其中在所述衬底与所述第一配线图案之间未设置有被所述栅极电极包绕的配线图案，且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。附图说明通过参照附图详细阐述本发明概念的示例性实施例，本发明概念的以上及其它方面及特征将变得更显而易见，在附图中：图1是用于解释根据本发明概念一些实施例的半导体器件的平面图。图2是沿图1所示线A-A截取的剖视图。图3是图2所示部分P的放大图。图4是沿图1所示线B-B截取的剖视图。图5a至图5e是图1所示第一配线图案的沿线B-B截取的各种剖视图。图6a至图6c及图7是图1所示第一配线图案的沿线A-A截取的各种剖视图。图8是用于解释根据本发明概念一些实施例的半导体器件的图。图9是用于解释根据本发明概念一些实施例的半导体器件的图。图10是用于解释根据本发明概念一些实施例的半导体器件的图。图11是用于解释根据本发明概念一些实施例的半导体器件的图。图12a是示出图11所示阻挡导电膜的图。图12b是沿图12a所示线C-C截取的剖视图。图13是用于解释根据本发明概念一些实施例的半导体器件的图。图14是用于解释根据本发明概念一些实施例的半导体器件的图。图15至图23是沿图15所示剖面线D-D截取的中间步骤图，其用于解释根据本发明概念一些实施例的制作半导体器件的方法。图24及图25是沿图15所示剖面线D-D截取的中间步骤图，其用于解释根据本发明概念一些实施例的制作半导体器件的方法。具体实施方式在根据本发明概念一些实施例的半导体器件的附图中，示出包括纳米线形沟道区或纳米片形沟道区的栅极环绕场效应晶体管gateall-aroundfieldeffecttransistor，GAAFET作为实例，但本公开并非仅限于此。应理解，用语“纳米片”、“纳米片形”可包括厚度介于1nm到100nm大小范围中的二维纳米结构。在例如名称为“堆叠纳米片的水平间距比垂直间距小以实现大的有效宽度的纳米片场效应晶体管NanosheetFETswithstackednanosheetshavingsmallerhorizontalspacingthanverticalspacingforlargeeffectivewidth”的美国专利第9,490,323号中也阐述了纳米片，所述美国专利共同转让给本发明受让人且所述美国专利的公开内容全文并入本申请供参考。还应理解，用语“纳米结构nanostructure”可包括基于半导体图案的纳米片或纳米线，所述纳米片或纳米线包括在栅极环绕场效应晶体管器件中。还应理解，用语“第一”、“第二”、“第三”等指示数字顺序，其中在所述顺序中较小的数字先于较大的数字。然而，在一些实施例中，数字顺序中的其他结构可插入所述顺序中。举例来说，在第一结构到第三结构的顺序中，可在所述顺序中插入其他结构而不改变第一结构到第三结构之间的数字关系。根据本发明概念一些实施例的半导体器件可包括遂穿场效应晶体管FET、双极结型晶体管bipolarjunctiontransistor、横向双扩散晶体管LDMOS等。图1是用于解释根据本发明概念一些实施例的半导体器件的平面图。图2是沿图1所示线A-A截取的剖视图。图3是图2所示部分P的放大图。图4是沿图1所示线B-B截取的剖视图。图5a至图5e是图1所示第一配线图案的沿线B-B截取的各种剖视图。为便于解释起见，在图1中未示出层间绝缘膜190。参照图1至图4，根据本发明概念一些实施例的半导体器件可包括衬底100、多个配线图案110、210及310、栅极电极120、半导体图案150、硅化物膜160及接触件170。衬底100可为体硅bulksilicon或绝缘体上硅silicon-on-insulator，SOI。作为另外一种选择，衬底100可为硅衬底或者可包含其他材料，例如硅锗、绝缘体上硅锗silicongermaniumoninsulator，SGOI、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但本公开并非仅限于此。鳍状突出部100P有时在本文中被称为鳍形突出部可从衬底100突出。鳍状突出部100P可在第一方向X1上延伸。鳍状突出部100P可通过对衬底100的一部分进行蚀刻来形成，且可包括从衬底100生长的外延层。鳍状突出部100P可包含为元素半导体材料的硅或锗。另外，鳍状突出部100P可包含化合物半导体，且可包含例如IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可为例如包含碳C、硅Si、锗Ge及锡Sn中的至少两种或更多种的二元化合物或三元化合物，或者可为通过将这些元素与IV族元素掺杂在一起获得的化合物。举例来说，III-V族化合物半导体可为通过将作为III族元素的铝Al、镓Ga及铟In中的至少一个与作为V族元素的磷P、砷As及锑Sb中的至少一个进行组合而形成的二元化合物、三元化合物或四元化合物。在衬底100上可形成场绝缘膜105。场绝缘膜105可包绕鳍状突出部100P的侧壁的至少一部分。鳍状突出部100P可由场绝缘膜105界定。在图4中，鳍状突出部100P的侧壁被示出为被场绝缘膜105完全包绕，但这是为便于解释起见，且本公开并非仅限于此。场绝缘膜105可包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合中的一个。另外，场绝缘膜105还可包括至少一个或多个场衬膜，所述至少一个或多个场衬膜形成在鳍状突出部100P与场绝缘膜105之间。当场绝缘膜105还包括场衬膜时，场衬膜可包含多晶硅、非晶硅、氮氧化硅、氮化硅及氧化硅中的至少一种。在衬底100上可从衬底的表面开始朝栅极电极120前进按照数字次序形成三个或更多个配线图案。举例来说，第一配线图案110可为在半导体器件的沟道区中最靠近衬底的表面的最下配线图案。在以下说明中，尽管在衬底100上形成的配线图案的数目被示出为三个，然而这是为便于解释起见，且本公开并非仅限于此。在衬底100上可依序形成第一配线图案110、第二配线图案210及第三配线图案310。举例来说，第一配线图案110、第二配线图案210及第三配线图案310可依序设置在鳍状突出部100P上。第一配线图案110、第二配线图案210及第三配线图案310可被形成为在第一方向X1上延伸，如在鳍状突出部100P中一样。第一配线图案110、第二配线图案210及第三配线图案310可依序排列在第三方向Z1上。第一配线图案110可被形成为与衬底100间隔开。举例来说，第一配线图案110可被形成为与鳍状突出部100P间隔开。第一配线图案110可与鳍状突出部100P垂直地交叠。第一配线图案110可不形成在场绝缘膜105上而是可形成在鳍状突出部100P上。第二配线图案210可被形成为与第一配线图案110间隔开。第三配线图案310可被形成为与第二配线图案210间隔开。由于第一配线图案110被形成为与衬底100及鳍状突出部100P间隔开，因此第二配线图案210及第三配线图案310也可被形成为与鳍状突出部100P间隔开。在第一方向X1上延伸的配线图案可不进一步形成在第一配线图案110与鳍状突出部100P之间。也就是说，第一配线图案110可为依序设置在衬底100上的多个配线图案中最靠近衬底100的配线图案。第一配线图案110、第二配线图案210及第三配线图案310中的每一个可包含作为元素半导体材料的硅或锗。另外，第一配线图案110、第二配线图案210及第三配线图案310中的每一个可包含化合物半导体，且可包含例如IV-IV族化合物半导体或III-V族化合物半导体。可使用第一配线图案110、第二配线图案210及第三配线图案310中的每一个作为晶体管的沟道区。第一配线图案110、第二配线图案210及第三配线图案310中的每一个可含有相同的材料或者可含有其他材料。第一配线图案110、第二配线图案210及第三配线图案310中的每一个可包含与鳍状突出部100P相同的材料，且可包含与鳍状突出部100P不同的材料。栅极间隔件140可在第二方向Y1上延伸。栅极间隔件140可与第一配线图案110、第二配线图案210及第三配线图案310相交。栅极间隔件140可位于在第一方向X1上延伸的第一配线图案110、第二配线图案210及第三配线图案310中的每一个的两个末端处。栅极间隔件140可被形成为在第一配线图案110、第二配线图案210及第三配线图案310的两侧上彼此面对。栅极间隔件140可包括穿透部，第一配线图案110、第二配线图案210及第三配线图案310中的每一个穿透过穿透部。第一配线图案110、第二配线图案210及第三配线图案310中的每一个可穿过栅极间隔件140。栅极间隔件140可与第一配线图案110、第二配线图案210及第三配线图案310中的每一个的末端的周界全面接触。栅极间隔件140可包括内间隔件141及外间隔件142。内间隔件141可设置在鳍状突出部100P与第一配线图案110之间、第一配线图案110与第二配线图案210之间以及第二配线图案210与第三配线图案310之间。内间隔件141可形成在与第一配线图案110、第二配线图案210及第三配线图案310垂直交叠的位置处。内间隔件141可不形成在不与第一配线图案110、第二配线图案210及第三配线图案310交叠的场绝缘膜105上。也就是说，外间隔件142可形成在场绝缘膜105的上表面上。外间隔件142可位在第三配线图案310上。栅极间隔件140可界定与第一配线图案110、第二配线图案210及第三配线图案310相交的栅极沟槽140t。内间隔件141可包含例如氮化硅SiN、氮氧化硅SiON、氧化硅SiO2、碳氮氧化硅SiOCN及其组合中的至少一个。外间隔件142可包含例如氮化硅SiN、氮氧化硅SiON、氧化硅SiO2、碳氮氧化硅SiOCN及其组合中的至少一个。在图2中，内间隔件141及外间隔件142可为相同的材料或不同的材料。栅极绝缘膜130可沿第一配线图案110、第二配线图案210及第三配线图案310中的每一个的周界形成。栅极绝缘膜130可包绕第一配线图案110、第二配线图案210及第三配线图案310中的每一个。栅极绝缘膜130还可形成在场绝缘膜105的上表面上及鳍状突出部100P上。栅极绝缘膜130可沿栅极间隔件140的内壁延伸。栅极绝缘膜130可沿栅极沟槽140t的侧壁及底表面以及第一配线图案110、第二配线图案210及第三配线图案310的周界延伸。在栅极绝缘膜130与第一配线图案110之间、栅极绝缘膜130与第二配线图案210之间、栅极绝缘膜130与第三配线图案310之间以及栅极绝缘膜130与鳍状突出部100P之间可形成界面层。另外，根据形成界面层的方法而定，界面层可被形成为与栅极绝缘膜130的轮廓相同。栅极绝缘膜130可包含氧化硅、氮氧化硅、氮化硅与介电常数比氧化硅的介电常数大的高介电常数材料中的至少一个。高介电常数材料可包含例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽与铌锌酸铅中的一种或多种。栅极电极120可与被形成为与衬底100及鳍状突出部100P间隔开的第一配线图案110、第二配线图案210及第三配线图案310相交。栅极电极120可包绕在第一配线图案110、第二配线图案210及第三配线图案310周围即，环绕第一配线图案110、第二配线图案210及第三配线图案310。栅极电极120还可形成在第一配线图案110与鳍状突出部100P之间的间隔开的空间中。在衬底100与第一配线图案110之间可不设置有被栅极电极120包绕周围的配线图案。栅极电极120可设置在各个栅极间隔件140之间。栅极电极120可形成在栅极绝缘膜130上。栅极电极120可填充栅极沟槽140t且在第二方向Y1上延伸。栅极电极120可包含氮化钛TiN、碳化钽TaC、氮化钽TaN、氮化钛硅TiSiN、氮化钽硅TaSiN、氮化钽钛TaTiN、氮化钛铝TiAlN、氮化钽铝TaAlN、氮化钨WN、钌Ru、钛铝TiAl、碳氮化钛铝TiAlC-N、碳化钛铝TiAlC、碳化钛TiC、碳氮化钽TaCN、钨W、铝Al、铜Cu、钴Co、钛Ti、钽Ta、镍Ni、铂Pt、镍铂Ni-Pt、铌Nb、氮化铌NbN、碳化铌NbC、钼Mo、氮化钼MoN、碳化钼MoC、碳化钨WC、铑Rh、钯Pd、铱Ir、锇Os、银Ag、金Au、锌Zn、钒V及其组合中的至少一种。栅极电极120可通过但不限于例如置换工艺或后栅极工艺gatelastprocess形成。半导体图案150可设置在栅极电极120的至少一侧上。举例来说，半导体图案150可设置在栅极电极120的两侧上。半导体图案150可为通过外延生长工艺形成的外延图案。半导体图案150可连接到第一配线图案110、第二配线图案210及第三配线图案310中的每一个。半导体图案150可形成在例如鳍状突出部100P上。半导体图案150可包括在使用第一配线图案110、第二配线图案210及第三配线图案310作为沟道区的晶体管的源极漏极中。在半导体图案150上可形成层间绝缘膜190。层间绝缘膜190可包绕栅极间隔件140的侧壁。层间绝缘膜190可包括下部层间绝缘膜191及上部层间绝缘膜192。上部层间绝缘膜192可形成在栅极间隔件140的上表面及栅极电极120的上表面上。下部层间绝缘膜191及上部层间绝缘膜192可各自包含例如氧化硅、氮化硅、氮氧化硅中的至少一个。例如在半导体图案150与层间绝缘膜190之间以及在栅极间隔件140与层间绝缘膜190之间可形成蚀刻停止膜195。蚀刻停止膜195可包括对下部层间绝缘膜191具有蚀刻选择性的材料。在一些实施例中，可省略蚀刻停止膜195。在层间绝缘膜190及半导体图案150中可形成接触件170。接触件170穿过层间绝缘膜190，但不完全穿过半导体图案150。接触件170可在第三方向Z1上延伸。接触件170的一部分形成在半导体图案150中。接触件170可包括阻挡导电膜171及填充导电膜172。填充导电膜172可形成在阻挡导电膜171上。填充导电膜172可填充由阻挡导电膜171界定的凹进的空间。尽管与X1-Y1平面相交的接触件170的横截面在图1中被示出为圆形，然而这是为便于说明起见，且本公开并非仅限于此。阻挡导电膜171可包含例如钽Ta、氮化钽TaN、钛Ti、氮化钛TiN、氮化钨WN及碳氮化钨WCN中的至少一种。填充导电膜172可包含例如钨W、钴Co、钌Ru、钼Mo、镍Ni、铝Al、铜Cu及经掺杂的多晶硅中的至少一种。接触件170可包含第一部分170a及第二部分170b。接触件的第二部分170b可设置在接触件的第一部分170a上。阻挡导电膜171可包括第一侧壁部分171a、连接部分171bb及第二侧壁部分171bs，第一侧壁部分171a在远离衬底100的方向上延伸，连接部分171bb在与衬底100的上表面对齐的方向上延伸，第二侧壁部分171bs在远离衬底100的方向上延伸。阻挡导电膜的上部部分171b可包括阻挡导电膜的连接部分171bb及阻挡导电膜的第二侧壁部分171bs。阻挡导电膜171的下部部分可包括阻挡导电膜的第一侧壁部分171a。接触件的第一部分170a与接触件的第二部分170b之间的边界可为例如阻挡导电膜的连接部分171bb与阻挡导电膜的第一侧壁部分171a之间的边界。接触件的第一部分170a可包括阻挡导电膜的第一侧壁部分171a以及位于阻挡导电膜的第一侧壁部分171a之间的填充导电膜172。接触件的第二部分170b可包括阻挡导电膜的上部部分171b以及位于阻挡导电膜的第二侧壁部分171bs之间的填充导电膜172。本文所用用语“边界”可指代将一个结构、材料或层的两个不同的区区别开的线而不论所述边界是否是由实际物体例如，层、材料变化或材料成分变化生成的，或者是用于在单一结构、材料或层内界定至少两个不同的区的虚拟划界。在根据本发明概念一些实施例的半导体器件中，在接触件的第一部分170a与接触件的第二部分170b之间的边界处，接触件的第一部分170a的宽度W11小于接触件的第二部分170b的宽度W12。接触件的第一部分170a与接触件的第二部分170b之间的边界可低于栅极间隔件140的上表面及栅极电极120的上表面。举例来说，接触件的第一部分170a与接触件的第二部分170b之间的边界可低于半导体图案150的上表面。从半导体图案150的底表面到接触件的第一部分170a与接触件的第二部分170b之间的边界的高度h14小于从半导体图案150的底表面到半导体图案150的上表面的高度h15。接触件的第一部分170a的至少一部分可设置在半导体图案150中。举例来说，接触件的第一部分170a可设置在半导体图案150中。接触件的第一部分170a的侧壁可被半导体图案150包绕。接触件的第二部分170b的一部分可设置在半导体图案150中。接触件的第二部分170b可被半导体图案150及层间绝缘膜190包绕。硅化物膜160可形成在半导体图案150与接触件170之间。硅化物膜160可沿半导体图案150与接触件170之间的边界形成。硅化物膜160可接触半导体图案150。硅化物膜160可包含例如硅化钛TiSi、硅化钨WSi、硅化钴CoSi、硅化镍NiSi、硅化钼MoSi及硅化钽TaSi中的至少一种。硅化物膜160可沿接触件170的轮廓延伸。举例来说，硅化物膜160可沿接触件170的凹进到半导体图案150中的轮廓形成。硅化物膜160可在接触件的第一部分170a与半导体图案150之间沿接触件的第一部分170a的轮廓的至少一部分延伸。举例来说，硅化物膜160的一部分可沿接触件的第一部分170a的轮廓延伸。剩余的硅化物膜160可沿接触件的第二部分170b的轮廓延伸。硅化物膜160包括在远离衬底100的方向上延伸的第一部分161及第二部分162以及包括第三部分163，第三部分163连接第一部分161与第二部分162且在与衬底100的上表面对齐的方向上延伸。举例来说，硅化物膜的第一部分161的宽度W21小于硅化物膜的第二部分162的宽度W22。硅化物膜的第一部分161沿阻挡导电膜的第一侧壁部分171a延伸，且硅化物膜的第二部分162沿阻挡导电膜的第二侧壁部分171bs延伸。硅化物膜的第三部分163沿阻挡导电膜的连接部分171bb延伸。举例来说，从半导体图案150的底表面到硅化物膜160的最上部分的高度h15可大于从半导体图案的底表面到接触件的第一部分170a与接触件的第二部分170b之间的边界的高度h14。硅化物膜160可通过半导体图案150与第一配线图案110、第二配线图案210及第三配线图案310间隔开。半导体图案150的一部分可夹置在第一配线图案110与硅化物膜160之间、第二配线图案210与硅化物膜160之间以及第三配线图案310与硅化物膜160之间。由于半导体图案150夹置在第一配线图案110、第二配线图案210及第三配线图案310中的每一个与硅化物膜160之间，因此接触件170与第一配线图案110、第二配线图案210及第三配线图案310之间的有效接触面积可增大。在根据本发明概念一些实施例的半导体器件中，硅化物膜160的最下部分可位于第一配线图案110的最上部分与第二配线图案210的最下部分之间。举例来说，从半导体图案150的底表面到硅化物膜160的最下部分的高度h13大于从半导体图案150的底表面到第一配线图案110的最上部分的高度h11。另外，从半导体图案150的底表面到硅化物膜160的最下部分的高度h13小于从半导体图案150的底表面到第二配线图案210的最下部分的高度h12。随着形成硅化物膜160及接触件170之处的深度变得越来越深，接触面积增大，且接触电阻可减小。另一方面，随着形成硅化物膜160及接触件170之处的深度变得越来越深，半导体图案150的体积减小。由于半导体图案150的体积减小，因此向用作沟道区的第一配线图案110、第二配线图案210及第三配线图案310施加的应力也可减小。通过将硅化物膜160的最下部分定位在第一配线图案110的最上部分与第二配线图案210的最下部分之间，可减小接触件170与半导体图案150之间的接触电阻。同时，通过将硅化物膜160的最下部分定位在第一配线图案110的最上部分与第二配线图案210的最下部分之间，还可减小因半导体图案150的体积减小而引起的应力弛豫stressrelaxation。在图2及图3中，接触件的第二部分170b的外壁被层间绝缘膜190包绕，且蚀刻停止膜195被示出为不与硅化物膜160的与阻挡导电膜171面对的一个侧壁对齐，但本公开并非仅限于此。将参照图5a至图5e阐述第一配线图案110的横切面。第一配线图案110的说明可应用于第二配线图案210及第三配线图案310。在图5a中，第一配线图案110的横切面110S可为包括各直线110m的组合的图。第一配线图案110的横切面110S可为例如矩形。第一配线图案110的宽度L1及第一配线图案110的高度L2在第一配线图案110的横切面110S中可彼此不同。举例来说，第一配线图案110的横切面110S可为矩形，但并非仅限于此。不同于图5a，在图5b中，第一配线图案110的宽度L1及第一配线图案110的高度L2在第一配线图案110的横切面110S中可相同。举例来说，第一配线图案110的横切面110S可为正方形，但并非仅限于此。不同于图5a，在图5c中，彼此相对的第一配线图案110的一侧的宽度L11与第一配线图案110的另一侧的宽度L12在第一配线图案110的横切面110S中可彼此不同。举例来说，第一配线图案110的横切面110S可为梯形，但并非仅限于此。不同于图5a，在图5d中，第一配线图案110的横切面110S可为包括直线110m与曲线110n的组合的图。第一配线图案110的横切面110S可为例如具有圆角的矩形。不同于图5a，在图5e中，第一配线图案110的横切面110S可为包括曲线110n的组合以提供大体圆形形状的图。在图5a至图5e中，第一配线图案110的横切面110S可为包括直线的组合的图、包括直线与曲线的组合的图及包括曲线的组合的图中的一个。将参照图6a至图6c阐述第一配线图案110的纵切面。第一配线图案110的说明可应用于第二配线图案210及第三配线图案310。在图6a中，第一配线图案110的厚度在远离半导体图案150及栅极间隔件140时可实质上相同。举例来说，第一配线图案110的与半导体图案150邻近的末端部分的厚度t1_a可实质上相同于第一配线图案的中心部分的厚度t1_b。在图6b中，第一配线图案110的厚度在远离半导体图案150及栅极间隔件140时可减小。举例来说，第一配线图案110的与半导体图案150邻近的末端部分的厚度t1_a可比第一配线图案110的中心部分的厚度t1_b厚。在图6c中，第一配线图案110的厚度在远离半导体图案150及栅极间隔件140时可增大。举例来说，第一配线图案110的与半导体图案150邻近的末端部分的厚度t1_a可小于第一配线图案110的中心部分的厚度t1_b。在图6b及图6c中，第一配线图案110的厚度在远离半导体图案150及栅极间隔件140时可连续变化。将参照图7阐述第一配线图案110的纵切面。第一配线图案110的说明可应用于第二配线图案210及第三配线图案310。第一配线图案110可为经修整的配线图案。第一配线图案110可包括第一部分110a及第二部分110b。第一配线图案的第二部分110b可设置在第一配线图案的第一部分110a周围的两侧上。第一配线图案的第二部分110b可为与栅极间隔件140交叠的部分，且第一配线图案的第一部分110a可为与栅极绝缘膜130及栅极电极120交叠的部分。第一配线图案的第二部分110b的厚度t12大于第一配线图案的第一部分110a的厚度t11。不同于图7所示配置，理所当然的是第一配线图案的第二部分110b与第一配线图案110的第一部分110a之间的连接部分可为圆的。在图7中，尽管第一配线图案110的第一部分110a的宽度被示出为恒定的而不论位置如何，然而这是为便于说明起见，且本公开并非仅限于此。第一配线图案110的第一部分110a的宽度可如图6b或图6c所示一样变化。图8是用于解释根据本发明概念一些实施例的半导体器件的图。图9是用于解释根据本发明概念一些实施例的半导体器件的图。图10是用于解释根据本发明概念一些实施例的半导体器件的图。为便于解释起见，将主要阐述与参照图1至图4所阐述内容的差异。参照图3及图8，在根据本发明概念一些实施例的半导体器件中，接触件的第二部分170b可不设置在半导体图案150中。接触件的第一部分170a可不从半导体图案150的上表面向上突出。接触件的第二部分170b的侧壁可被层间绝缘膜190包绕。接触件的第一部分170a的侧壁可被半导体图案150包绕。硅化物膜160可包括第一部分161及第三部分163，第一部分161沿阻挡导电膜的第一侧壁部分171a延伸，第三部分163沿阻挡导电膜的连接部分171bb延伸。硅化物膜160可不包括沿阻挡导电膜的第二侧壁部分171bs延伸的一部分。不同于所示出的配置，硅化物膜160的最上部分可不从半导体图案150的上表面向上突出。接触件的第一部分170a与接触件的第二部分170b之间的边界可相同于或高于半导体图案150的上表面。参照图3及图9，在根据本发明概念一些实施例的半导体器件中，接触件的第一部分170a的一部分可向上突出超出半导体图案150的上表面。举例来说，接触件的第一部分170a的侧壁的一部分可被层间绝缘膜190包绕。硅化物膜160可仅包括沿阻挡导电膜的第一侧壁部分171a延伸的部分。硅化物膜160可沿接触件的第一部分170a的轮廓的一部分延伸。硅化物膜160不包括沿阻挡导电膜的上部部分171b的轮廓延伸的部分。接触件的第一部分170a与接触件的第二部分170b之间的边界可高于半导体图案150的上表面且可低于栅极间隔件140的上表面。接触件的第一部分170a与接触件的第二部分170b之间的边界可高于硅化物膜160的最上部分。参照图3及图10，在根据本发明概念一些实施例的半导体器件中，接触件的第一部分170a的一部分可从栅极间隔件140的上表面向上突出。硅化物膜160可仅包括沿阻挡导电膜的第一侧壁部分171a延伸的部分。硅化物膜160不包括沿阻挡导电膜的上部部分171b的轮廓延伸的部分。接触件的第一部分170a与接触件的第二部分170b之间的边界可高于半导体图案150的上表面，且可高于栅极间隔件140的上表面及栅极电极120的上表面。不同于所示出的配置，接触件的第一部分170a与接触件的第二部分170b之间的边界可位于与栅极间隔件140的上表面及栅极电极120的上表面相同的高度处。图11是用于解释根据本发明概念一些实施例的半导体器件的图。图12a是示出图11所示阻挡导电膜的图。图12b是沿图12b所示线C-C截取的剖视图。为便于解释起见，将主要阐述与参照图1至图4所阐述内容的差异。参照图3及图11至图12b，在根据本发明概念一些实施例的半导体器件中，接触件的第一部分170a可不包括填充导电膜172。接触件的第一部分170a可仅包括阻挡导电膜的第一侧壁部分171a，且可不包括填充导电膜172。不同于图3所示配置，阻挡导电膜的第一侧壁部分171a即，阻挡导电膜的下部部分可为杆形的且在远离衬底100的方向上延伸。因此，阻挡导电膜的第一侧壁部分171a不包括其中可填充有填充导电膜172的凹进形状。接触件的第二部分170b可包括阻挡导电膜的上部部分171b以及位于阻挡导电膜的上部部分171b上的填充导电膜172。阻挡导电膜的上部部分171b可包括由阻挡导电膜的连接部分171bb及阻挡导电膜的第二侧壁部分171bs界定的接触凹槽171r。接触件的第二部分170b可包括由阻挡导电膜171界定的接触凹槽171r。接触凹槽171r的底表面由阻挡导电膜的连接部分171bb界定，且接触凹槽171r的侧壁可由阻挡导电膜的第二侧壁部分171bs界定。填充导电膜172可填充接触凹槽171r。图13是用于解释根据本发明概念一些实施例的半导体器件的图。为便于解释起见，将主要阐述与参照图11至图12b所阐述内容的差异。参照图13，在根据本发明概念一些实施例的半导体器件中，接触件170可包括空气隙airgap170g。应理解，用语“空气隙”可包括除了空气之外的其他气体的间隙或者可为空隙。空气隙170g可包括在接触件的第一部分170a中。空气隙170g可被例如阻挡导电膜171包绕。图14是用于解释根据本发明概念一些实施例的半导体器件的图。为便于解释起见，将主要阐述与参照图1至图4所阐述内容的差异。参照图14，根据本发明概念一些实施例的半导体器件还可包括顶盖图案145。栅极电极120可填充栅极沟槽140t的一部分。顶盖图案145可形成在栅极电极120上。顶盖图案145可填充在形成栅极电极120之后留下的剩余的栅极沟槽140t。尽管图14示出其中在栅极间隔件140与顶盖图案145之间未形成栅极绝缘膜130的配置，然而这仅是为便于解释起见，且本公开并非仅限于此。顶盖图案145的上表面可放置在与下部层间绝缘膜191的上表面相同的平面上。顶盖图案145可包含例如对下部层间绝缘膜191具有蚀刻选择性的材料。顶盖图案145可包含例如氮化硅SiN、氮氧化硅SiON、氧化硅SiO2、碳氮化硅SiCN、碳氮氧化硅SiOCN及其组合中的至少一种。图15至图23是用于解释根据本发明概念一些实施例的制作半导体器件的方法的中间步骤图。为参考起见，图16至图23分别示出使用沿图15所示线D-D截取的剖视图执行的制作方法。另外，使用图15至图23制作的半导体器件可为参照图1至图4阐述的半导体器件。参照图15，可在衬底100上形成鳍状结构F。鳍状结构F可在第一方向X1上延长。鳍状结构F可包括依序层叠在衬底100上的鳍状突出部100P、牺牲图案111、有源图案112、牺牲图案111、有源图案112、牺牲图案111及有源图案112。由于鳍结构F在第一方向X1上延伸，因此牺牲图案111及有源图案112中的每一个可在第一方向X1上延伸。有源图案112可含有对牺牲图案111具有蚀刻选择性的材料。可在衬底100上形成覆盖鳍状结构F的侧壁的至少一部分的场绝缘膜105。在图15中，尽管有源图案112被示出为位于鳍状结构F的最上部分上，然而本公开并非仅限于此。另外，尽管鳍状结构F被示出为包括形成在衬底100上的三个有源图案112，然而本公开并非仅限于此。参照图16，可形成虚设栅极电极120p，虚设栅极电极120p与鳍状结构F相交且在第二方向图15所示Y1上延伸。可在虚设栅极电极120p与鳍状结构F之间形成虚设栅极绝缘膜130p。硬掩模图案2101可位于虚设栅极电极120p上。可在虚设栅极电极120p的侧壁上形成外间隔件142。可通过利用虚设栅极电极120p及外间隔件142作为掩模来移除鳍状结构F的一部分。在移除鳍状结构F的一部分之后，在有源图案112与鳍状突出部100P之间形成内间隔件141。内间隔件141还在鳍状突出部100P上形成在各有源图案112之间。因此，形成栅极间隔件140。举例来说，可利用有源图案112与牺牲图案111之间的蚀刻选择性来移除牺牲图案111的与外间隔件142交叠的至少一部分。可在牺牲图案111的一部分被移除的部分上形成内间隔件141。可在虚设栅极电极120p及栅极间隔件140的两侧上在衬底100上形成半导体图案150。可在鳍状突出部100P上形成半导体图案150。可将半导体图案150连接到有源图案112。参照图16及图17，可在半导体图案150的侧壁及外间隔件142的侧壁上形成蚀刻停止膜195。可在蚀刻停止膜195上形成下部层间绝缘膜191。下部层间绝缘膜191可暴露出虚设栅极电极120p。在形成下部层间绝缘膜191期间，可移除硬掩模图案2101。通过移除虚设栅极电极120p、虚设栅极绝缘膜130p及牺牲图案111，可形成依序设置在衬底100上的第一配线图案110、第二配线图案210及第三配线图案310。第一配线图案110可被形成为与鳍状突出部100P间隔开。可通过移除虚设栅极电极120p、虚设栅极绝缘膜130p及牺牲图案111来形成由栅极间隔件140界定的栅极沟槽140t。参照图18，在衬底100上形成栅极绝缘膜130及栅极电极120。栅极绝缘膜130可沿栅极沟槽140t的侧壁及底表面以及第一配线图案110、第二配线图案210及第三配线图案310的周界形成。栅极电极120形成在栅极绝缘膜130上且可填充栅极沟槽140t。栅极电极120可包绕在第一配线图案110、第二配线图案210及第三配线图案310周围。在衬底100与第一配线图案110之间可不设置有其中栅极电极120包绕在周界周围的配线图案。在栅极电极120及下部层间绝缘膜191上形成上部层间绝缘膜192。参照图19，可在层间绝缘膜190中形成预接触沟槽170pt。预接触沟槽170pt可延伸到半导体图案150中以暴露出半导体图案150。参照图20，可沿预接触沟槽170pt的侧壁形成沟槽衬垫175。由于形成了沟槽衬垫175，因此暴露出的半导体图案150的面积减小。参照图21，可使用沟槽衬垫175来移除半导体图案150的一部分。由于通过沟槽衬垫175将暴露出的半导体图案150的一部分移除，因此可形成接触沟槽的第一部分170ta。接触沟槽的第二部分170tb可为其中形成有沟槽衬垫175的预接触沟槽图20所示170pt。接触沟槽170t包括接触沟槽的第一部分170ta以及接触沟槽的第二部分170tb，接触沟槽的第二部分170tb位于接触沟槽的第一部分170ta上。举例来说，在接触沟槽的第一部分170ta与接触沟槽的第二部分170tb之间的边界处，接触沟槽的第一部分170ta的宽度W31小于接触沟槽的第二部分170tb的宽度W32。参照图22，移除沿接触沟槽的第二部分170tb设置的沟槽衬垫175。参照图23，沿接触沟槽170t的至少一部分形成硅化物膜160。由于硅化物膜160使用半导体图案150的一部分，因此硅化物膜160与半导体图案150之间的接触边界可比接触沟槽的第一部分170ta进一步扩展。此时，硅化物膜160的最下部分可位于第一配线图案110的最上部分与第二配线图案210的最下部分之间。接下来，可在硅化物膜160上形成填充接触沟槽170t的接触件170。图24及图25是用于解释根据本发明概念一些实施例的制作半导体器件的方法的中间步骤图。图24可为在图18之后执行的制作方法。图24及图25可为制作参照图8阐述的半导体器件的实例。参照图24，在层间绝缘膜190与半导体图案150中可形成预接触沟槽170pt。预接触沟槽170pt穿透过层间绝缘膜190且可延伸到半导体图案150中。举例来说，从半导体图案150的底表面到预接触沟槽170pt的底表面的高度h16可大于从半导体图案150的底表面到第一配线图案的最上部分的高度h11，且可小于从半导体图案150的底表面到第二配线图案210的最下部分的高度h12。然而，从半导体图案150的底表面到预接触沟槽170pt的底表面的高度h16可小于从半导体图案150的底表面到第一配线图案110的最上部分的高度h11，此取决于半导体衬垫图25所示155的厚度。参照图25，可沿由半导体图案150界定的预接触沟槽170pt形成半导体衬垫155。接触沟槽的第一部分170ta可由半导体衬垫155形成。接触沟槽的第二部分170tb可为由层间绝缘膜190界定的预接触沟槽图24所示170pt的一部分。半导体衬垫155可包含与半导体图案150相同的材料，或者可包含不同的材料。接下来，可使用半导体衬垫155形成硅化物膜160。尽管已参照本发明概念的示例性实施例具体示出并阐述了本发明概念，然而所属领域中的一般技术人员应理解，在不背离由以上权利要求所界定的本发明概念的精神及范围的条件下，在本文中可作出形式及细节上的各种变化。各示例性实施例应被视为仅具有说明性意义而非用于限制目的。

权利要求：1.一种半导体器件，其特征在于，包括：第一配线图案、第二配线图案及第三配线图案，在衬底上方在所述半导体器件的沟道区中按数字次序彼此间隔开；栅极电极，包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围；半导体图案，设置在所述衬底之上所述栅极电极的一侧上；层间绝缘膜，位于所述半导体图案上；接触件，位于所述层间绝缘膜中且嵌置在所述半导体图案中；以及硅化物膜，在所述接触件与所述半导体图案之间沿所述接触件的轮廓延伸，其中所述第一配线图案包括位于所述沟道区中的最下配线图案，且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。2.根据权利要求1所述的半导体器件，其特征在于，所述接触件包括第一部分及位于所述第一部分上的第二部分，在所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界处，所述接触件的所述第一部分的宽度小于所述接触件的所述第二部分的宽度。3.根据权利要求2所述的半导体器件，其特征在于，所述接触件的所述第一部分设置在所述半导体图案中。4.根据权利要求2所述的半导体器件，其特征在于，所述接触件的所述第一部分与所述接触件的所述第二部分之间的所述边界低于所述半导体图案的上表面。5.根据权利要求1所述的半导体器件，其特征在于，所述接触件包括阻挡导电膜及位于所述阻挡导电膜上的填充导电膜。6.根据权利要求5所述的半导体器件，其特征在于，所述阻挡导电膜包括在远离所述衬底的方向上延伸的杆形的第一部分及位于所述第一部分上的第二部分，所述第二部分包括接触凹槽；且其中所述填充导电膜填充所述接触凹槽。7.根据权利要求1所述的半导体器件，其特征在于，所述硅化物膜位于所述第一配线图案到所述第三配线图案与所述半导体图案之间。8.根据权利要求1所述的半导体器件，其特征在于，还包括：栅极绝缘膜，沿着所述第一配线图案的周界、所述第二配线图案的周界及所述第三配线图案的周界，其中所述栅极电极设置在所述栅极绝缘膜上。9.根据权利要求1所述的半导体器件，其特征在于，还包括：鳍形的突出部，从所述衬底突出，其中所述第一配线图案设置在所述鳍形的突出部上。10.一种半导体器件，其特征在于，包括：第一配线图案、第二配线图案及第三配线图案，在衬底上方在所述半导体器件的沟道区中按照数字次序彼此间隔开；栅极间隔件，在所述衬底中界定栅极沟槽；栅极电极，在所述栅极沟槽中包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围；半导体图案，位于所述衬底上所述栅极电极的一侧上；层间绝缘膜，在所述半导体图案上包绕在所述栅极间隔件的侧壁周围；接触件，位于所述半导体图案及所述层间绝缘膜中，其中所述接触件包括第一部分及位于所述第一部分上的第二部分；以及硅化物膜，位于所述接触件与所述半导体图案之间，其中远离所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界的所述接触件的所述第一部分的宽度小于所述边界处所述接触件的所述第二部分的宽度；其中所述第一配线图案包括位于所述沟道区中的最下配线图案；且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。11.根据权利要求10所述的半导体器件，其特征在于，所述接触件的所述第一部分与所述接触件的所述第二部分之间的所述边界低于所述栅极间隔件的上表面。12.根据权利要求11所述的半导体器件，其特征在于，所述接触件的所述第一部分与所述接触件的所述第二部分之间的所述边界低于所述栅极电极的上表面。13.根据权利要求10所述的半导体器件，其特征在于，所述接触件的所述第一部分位于所述半导体图案中。14.根据权利要求13所述的半导体器件，其特征在于，所述接触件包括阻挡导电膜及位于所述阻挡导电膜上的填充导电膜，且所述填充导电膜不存在于所述接触件的所述第一部分。15.根据权利要求10所述的半导体器件，其特征在于，所述硅化物膜在所述接触件的所述第一部分与所述半导体图案之间沿所述接触件的所述第一部分的轮廓延伸。16.根据权利要求10所述的半导体器件，其特征在于，所述接触件的所述第一部分的侧壁被所述层间绝缘膜包绕。17.根据权利要求10所述的半导体器件，其特征在于，所述硅化物膜位于所述第一配线图案到所述第三配线图案与所述半导体图案之间。18.一种半导体器件，其特征在于，包括：第一配线图案、第二配线图案及第三配线图案，在衬底上方在所述半导体器件的沟道区中按照数字次序彼此间隔开；栅极间隔件，在所述衬底中界定栅极沟槽；栅极电极，在所述栅极沟槽中包绕在所述第一配线图案、所述第二配线图案及所述第三配线图案周围；半导体图案，位于所述衬底上所述栅极电极的一侧上；层间绝缘膜，在所述半导体图案上包绕在所述栅极间隔件的侧壁周围；以及接触件，包括阻挡导电膜及位于所述阻挡导电膜上的填充导电膜，位于所述半导体图案中及所述层间绝缘膜中，其中所述接触件包括第一部分及位于所述第一部分上的第二部分，远离所述接触件的所述第一部分与所述接触件的所述第二部分之间的边界的所述接触件的所述第一部分的宽度小于所述边界处所述接触件的所述第二部分的宽度；且所述填充导电膜不存在于所述接触件的所述第一部分。19.根据权利要求18所述的半导体器件，其特征在于，还包括：硅化物膜，在所述接触件与所述半导体图案之间沿所述接触件的轮廓延伸，其中所述第一配线图案包括位于所述沟道区中的最下配线图案；且所述硅化物膜的最下部分位于所述第一配线图案的最上部分与所述第二配线图案的最下部分之间。20.根据权利要求18所述的半导体器件，其特征在于，所述接触件的所述第二部分包括由所述阻挡导电膜界定的接触凹槽，且所述填充导电膜填充所述接触凹槽。

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