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申请/专利权人：无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所

摘要：本发明公开了一种基于FPGA资源实现ASI接口功能的IP核，涉及FPGA技术领域，该IP核包括发送模块和接收模块，发送模块通过数据打包单元、编码单元和串行化处理单元将用户并行数据处理为符合ASI标准的数据格式，接收模块利用过采样解串单元、数据提取单元、字对齐单元、解码单元和同步单元将ASI接口接收的数据处理为便于用户使用的并行数据，该IP核在实现收发功能时使用少量的FPGA内部资源，其他功能均由软逻辑实现，不依赖于片外硬件资源，可以降低系统成本和功耗，并封装成便于使用的IP核形式，具备可移植性、复用性、便于更新升级。

主权项：1.一种基于FPGA资源实现ASI接口功能的IP核，其特征在于，FPGA资源包括时钟资源、IO资源、FIFO，所述IO资源包括OBUFDS和IBUFDS；所述IP核包括：用于实现ASI接口数据发送功能的发送模块，以及，用于实现ASI接口数据接收功能的接收模块；所述发送模块包括数据打包单元、编码单元和串行化处理单元，所述数据打包单元根据FIFO中的数据产生待发送数据发送给所述编码单元；所述编码单元根据预定查找表对所述待发送数据进行编码，将编码后的待发送数据传输给所述串行化处理单元；所述串行化处理单元将并行数据形式的编码后的待发送数据转换为符合ASI传输速率的串行数据，并送入OBUFDS以差分形式输出；所述接收模块包括过采样解串单元、数据提取单元、字对齐单元、解码单元和同步单元，所述过采样解串单元基于时钟资源产生的时钟信号对通过IBUFDS接收到的串行输入码流进行过采样并解串得到并行数据流后存入FIFO；所述数据提取单元从所述并行数据流中提取数据点得到与ASI传输速率对应的并行稳定数据流并存入FIFO中；所述字对齐单元对所述并行稳定数据流的比特顺序进行同步完成字对齐处理；所述解码单元根据所述预定查找表对完成字对齐处理的并行稳定数据流进行解码；所述同步单元对解码后的并行稳定数据流进行同步处理并提取得到数据包并写入FIFO中供用户读取。

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