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申请/专利权人：台湾积体电路制造股份有限公司

摘要：本申请实施例提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。

主权项：1.一种集成电路结构，包括：一P型基底；一深N型井区，形成在上述P型基底中；一第一N型井区，形成在上述深N型井区上；一第一N型掺杂区，形成在上述第一N型井区中；一第二N型井区，形成在上述P型基底中且与上述深N型井区分离；一第一P型井区，形成在上述P型基底中且与上述深N型井区分离；以及一放电电路，包括：一第一P型掺杂区，形成在上述第一P型井区中；一第一PMOS晶体管，形成在上述第二N型井区中；一第一电性路径，耦接于上述第一PMOS晶体管的源极与上述第一N型掺杂区之间；以及一第二电性路径，耦接于上述第一PMOS晶体管的漏极与上述第一P型掺杂区之间。

全文数据：集成电路结构技术领域本公开有关于一种集成电路结构，且特别有关于一种具有放电电路的集成电路结构。背景技术集成电路IC变得越来越重要。数百万人使用具有集成电路的应用，例如手机、智能电话、平板电脑、笔记本电脑、个人数字助理PDA、无线电子邮件终端、MP3音频和视频播放器、便携式无线网络浏览器等。集成电路越来越多地包括用于信号控制以及处理的功能强大且高效的板上on-board数据存储和逻辑电路。集成电路中，元件密度的增加以及各种类型的电路例如逻辑和射频处理电路的组合通常会增加各种电路中的噪声量。噪声在集成电路中是有害的，因为信号完整性可能会受到噪声的损害，这将导致数据遗失或是逻辑或信号处理有错误。发明内容本公开提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。附图说明图1是显示根据本发明一些实施例所述的集成电路的电路图；图2A是显示根据本发明一些实施例所述的放电电路的电路图；图2B是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；图2C是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；图3A是显示根据本发明一些实施例所述的放电电路的电路图；图3B是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；图3C是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；图4是显示根据本发明一些实施例所述的形成图2B的集成电路的方法的简单流程图；以及图5是显示根据本发明一些实施例所述的形成图3B的集成电路的方法的简单流程图。符号说明100、100A、100A1～集成电路；110、271、272、274、275、276、277、278～电性路径；120～电荷；150、150A、150B～放电电路；210～P型基底；220～深N型井区；230a-230c～N型井区；240a-240d、240c1、240c2～P型井区；250a-250h～N型掺杂区；260a-260j～P型掺杂区；280a-280f～栅极；INV1、INV2、INV3～反相器；MN1、MN2、MN3～NMOS晶体管；MP1、MP2、MP3～PMOS晶体管；Path1、Path2～放电路径；S1、S2～信号；S410-S450、S510-S550～操作；VDD1、VDD2～电源线；以及VSS1、VSS2～接地线。具体实施方式为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合说明书附图，作详细说明如下：以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。另外，以下公开书不同范例可能重复使用相同的参考符号及或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及或结构之间有特定的关系。下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。另外，空间关系术语，例如，“低于”、“高于”、“水平于”、“垂直于”、“之上”、“之下”、“上面”、“下面”、“顶部”、“底部”、“左边”、“右边”等，以及它们的衍生词例如：“水平地”、“向下地”、“向上地”等被用于说明本发明中一特征与另一特征的关系。空间关系术语用于涵盖包含各特征的元件的不同方向。在集成电路IC的制造期间，不同等离子体工艺可用于制造元件以及用于连接这些元件的内连接。用于制造元件的等离子体工艺可包括但不限于用于去除半导体基底上材料的反应性离子蚀刻RIE、用于形成薄膜的等离子体增强沉积、用于形成掺杂区的离子注入以及用于沉积导电材料的物理气相沉积PVD等。例如，高密度等离子体HDP沉积可用于沉积层间介质ILD层或是金属间介电质IMD层。物理气相沉积会使用等离子体放电将导电材料溅射离开目标物，用以将其沉积在基底上以形成接点，并在层间介质层中形成导通孔。等离子体离子可直接接触基底表面并被植入至基底。此外，等离子体离子可以被间接地转移到基底。例如，等离子体可以被用于辅助蚀刻，例如在反应离子蚀刻RIE的情况下，用以在基底中或基底上形成开口或图案。开口通常延伸到一些底层导电特征，以及用于等离子体工艺的等离子体能够接触导电特征并被传输到基底中。在具有掺杂井区的元件的结构中，来自等离子体的电荷可经由导电特征而传送至掺杂井区。对于集成电路，可使用深掺杂井区来对集成电路的信号提供噪声隔离。然而，在不同工艺操作中，工艺等离子体所引起的电荷可能会转移并存储在深掺杂井区中。因此，将累积在深掺杂井区或其金属连接中的电荷进行放电以防止损坏是重要的。图1是显示根据本发明一些实施例所述的集成电路100的电路图。集成电路100包括反相器INV1与INV2以及放电电路150。反相器INV1包括PMOS晶体管MP1以及NMOS晶体管MN1。PMOS晶体管MP1被耦接于电源线VDD1与NMOS晶体管MN1的漏极之间，而NMOS晶体管MN1被耦接于接地线VSS1与PMOS晶体管MP1的漏极之间。PMOS晶体管MP1的基极bulk被耦接于电源线VDD1，而NMOS晶体管MN1的基极被耦接于接地线VSS1。再者，PMOS晶体管MP1与NMOS晶体管MN1的栅极被耦接在一起。反相器INV2包括PMOS晶体管MP2与NMOS晶体管MN2。PMOS晶体管MP2被耦接于电源线VDD2与NMOS晶体管MN2的漏极之间，而NMOS晶体管MN2被耦接于接地线VSS2与PMOS晶体管MP2的漏极之间。PMOS晶体管MP2的基极被耦接于电源线VDD2，而NMOS晶体管MN2的基极被耦接于接地线VSS2。再者，PMOS晶体管MP2与NMOS晶体管MN2的栅极被耦接在一起。通过电性路径或是信号路径110，PMOS晶体管MP2与NMOS晶体管MN2两者的漏极被耦接于反相器INV1的输入端，例如PMOS晶体管MP1与NMOS晶体管MN1的栅极。在一些实施例中，PMOS晶体管MP2与NMOS晶体管MN2的漏极亦经由多个电性路径而耦接于集成电路100中其他电路的PMOS及或NMOS晶体管的栅极。当对集成电路100供电时，第一电源会施加于电源线VDD1上，而第二电源会施加于电源线VDD2上。在一些实施例中，集成电路100的第一电源和第二电源的电压电平是不同的。在一些实施例中，反相器INV1与INV2是实施在集成电路100中所隔开之电源领域之间的接口电路例如电压电平移位器shifter。在一些实施例中，接口电路能调整信号的电压摆动voltageswing。例如，电压电平移位器是用于将具有从接地至第二电源的电压摆动的信号S1转换成具有从接地至第一电源的电压摆动的信号S2。在一些实施例中，第一电源是大于第二电源。在一些实施例中，第一电源是小于第二电源。在一些实施例中，第一电源是接近于第二电源。反相器INV2被形成在深掺杂井区上，例如深N型井区亦称为DNW220。深掺杂井区的目的是用于隔离噪声或是阻挡电源。相较于掺杂井区，深掺杂井区是设置在比围绕晶体管及或其他元件的掺杂井区更低的位置或更深入基底。再者，相较于掺杂井区，深掺杂井区是一个相对较大的区域。深掺杂井区能够降低深掺杂井区中基底和元件中其他元件之间的噪声。在一些实施例中，集成电路中具有用于高速应用的混合信号或射频RF信号的电路或元件容易受到噪声干扰。因此，这些元件或是电路可采用深掺杂井区来降低噪声。当制造集成电路100时，许多制造工艺会使用到等离子体，然后等离子体中的离子会累积在集成电路100的基底中及或基底上的各层中。例如，在反应性离子蚀刻RIE期间，集成电路100的基底会被偏压来吸引正的刻蚀离子，以增加离子能量和刻蚀速率。如先前所描述，深N型井区220是相对较大的区域。因此，累积在深N型井区220中的电荷120可能会相当多。在一些实施例中，累积在深N型井区220中的电荷120可能是一个或多个等离子体工艺操作例如蚀刻、薄膜沉积和离子植入等所产生的。在一些实施例中，累积在深N型井区220中的电荷120可能是一个或多个封装操作所产生的。放电电路150被耦接于电源线VDD2与接地线VSS1之间。放电电路150能够将累积在深N型井区220中的电荷120放电到集成电路100的基底而不用经过耦接于电性路径110的晶体管例如NMOS晶体管MN1，以避免损坏NMOS晶体管的栅极例如栅极氧化物或是栅极介电质。因此，集成电路100的良率会提高。在一些实施例中，集成电路100的每一深N型井区220具有自己的放电电路150。具体而言，放电电路150的数量是由深N型井区220的数量所决定，而非耦接于电性路径110的元件或是电路所决定的。于是，集成电路100的布局会更弹性，且集成电路100的面积会减少。图2A是显示根据本发明一些实施例所述的放电电路150A的电路图。如先前所描述，放电电路150A被耦接于电源线VDD2与接地线VSS1之间。放电电路150A包括PMOS晶体管MP3与反相器INV3。PMOS晶体管MP3的漏极被耦接于接地线VSS1，而PMOS晶体管MP3的源极与基极皆耦接于电源线VDD2。再者，反相器INV3的输出端被耦接于PMOS晶体管MP3的栅极，而反相器INV3的输入端被耦接于接地线VSS1。在一些实施例中，当施加到电源线VDD1的第一电源和施加到电源线VDD2的第二电源之间的电压差是小于预定电压值时，PMOS晶体管MP3的基极被耦接于电源线VDD1。反相器INV3包括PMOS晶体管MP4未显示与NMOS晶体管MN4未显示。相似于反相器INV1，PMOS晶体管MP4被耦接于电源线VDD2与NMOS晶体管MN4的漏极之间，而NMOS晶体管MN4被耦接于接地线VSS1与PMOS晶体管MP4的漏极之间。PMOS晶体管MP4的基极被耦接于电源线VDD2，而NMOS晶体管MN4的基极被耦接于接地线VSS1。再者，PMOS晶体管MP4与NMOS晶体管MN4两者的栅极例如反相器INV3的输入端被耦接于接地线VSS1，以及PMOS晶体管MP4NMOS晶体管MN4两者的漏极例如反相器INV3的输出端被耦接于PMOS晶体管MP3的栅极。虽然反相器INV3是用来控制PMOS晶体管MP3的栅极，以便对在深N型井区220中由电荷引起或吸引的正电荷或负电荷进行放电，但是也可以使用具有相似功能的其他元件或电路。图2B是显示根据本发明一些实施例所述的集成电路100A的结构的剖面示意图。在一些实施例中，集成电路100A包括图2A的放电电路150A以及图1的反相器INV1与INV2。集成电路100A包括P型基底亦称为Psub210。深N型井区220形成在P型基底210中。N型井区亦称为NW230a与230b以及P型井区亦称为PW240a被形成在深N型井区220上方，且N型井区230a与230b是由P型井区240a所隔开。反相器INV2的NMOS晶体管MN2被形成在P型井区240a中。N型掺杂区250a和250b以及P型掺杂区260a是安排在P型井区240a内。N型掺杂区250a与250b会分别形成NMOS晶体管MN2的源极与漏极。P型掺杂区260a会形成NMOS晶体管MN2的基极。N型掺杂区250a与P型掺杂区260a是经由电性路径275而耦接于接地线VSS2。电性路径275可由一个或多个金属层以及金属层之间的多个导通孔所形成。反相器INV2的PMOS晶体管MP2被形成在N型井区230b中。P型掺杂区260c与260b以及N型掺杂区250c是安排在N型井区230b内。P型掺杂区260c与260b会分别形成PMOS晶体管MP2的源极与漏极。N型掺杂区250c会形成PMOS晶体管MP2的基极。N型掺杂区250c和P型掺杂区260c是经由电性路径271而耦接于电源线VDD2。电性路径271可由一个或多个金属层以及金属层之间的多个导通孔所形成。在集成电路100A中，N型井区230c以及P型井区240b与240c被形成在P型基底210中。P型井区240b与240c是由N型井区230c所隔开。反相器INV1的NMOS晶体管MN1被形成在P型井区240c中。N型掺杂区250f与250e以及P型掺杂区260i是安排在P型井区240c内。N型掺杂区250f与250e会分别形成NMOS晶体管MN1的源极与漏极。P型掺杂区260i会形成NMOS晶体管MN1的基极。N型掺杂区250f以及P型掺杂区260i是经由电性路径276而耦接于接地线VSS1。电性路径276可由一个或多个金属层以及金属层之间的多个导通孔所形成。反相器INV1的PMOS晶体管MP1被形成在N型井区230c中。P型掺杂区260g与260h以及N型掺杂区250d是安排在N型井区230c内。P型掺杂区260g与260h会分别形成PMOS晶体管MP1的源极与漏极。N型掺杂区250d会形成PMOS晶体管MP1的基极。N型掺杂区250d和P型掺杂区260g是经由电性路径274而耦接于电源线VDD1。电性路径274可由一个或多个金属层以及金属层之间的多个导通孔所形成。PMOS晶体管MP1的栅极280c是经由电性路径110而耦接于NMOS晶体管MN1的栅极280d。同时地，PMOS晶体管MP1的栅极280c亦耦接于NMOS晶体管MN2的漏极例如N型掺杂区250b以及PMOS晶体管MP2的漏极例如P型掺杂区260b。放电电路150A的PMOS晶体管MP3被形成于N型井区230c中。P型掺杂区260f与260e亦安排在N型井区230c内。P型掺杂区260f和260e会分别形成PMOS晶体管MP3的源极和漏极。N型掺杂区250d会形成PMOS晶体管MP3的基极，且N型掺杂区250d是经由电性路径274而耦接于电源线VDD1。在这些实施例中，PMOS晶体管MP1与MP3会共用N型掺杂区250d，且PMOS晶体管MP3的基极没有耦接于PMOS晶体管MP3的源极。在一些实施例中，额外的N型掺杂区未显示是安排在N型掺杂区250d以及P型掺杂区260f之间，以及额外的N型掺杂区是经由电性路径271而耦接于电源线VDD2。再者，额外的N型掺杂区会形成PMOS晶体管MP3的基极，而PMOS晶体管MP3的基极被耦接于PMOS晶体管MP3的源极。相似地，反相器INV3的PMOS晶体管MP4与NMOS晶体管MN4被形成在P型基底210中。为了简化说明，将省略反相器INV3的形成。反相器INV3具有耦接于PMOS晶体管MP3的栅极280e的输出端，并具有经由电性路径272而耦接于P型掺杂区260d与260e的输入端。P型掺杂区260d是安排在P型井区240b，而P型掺杂区260e是安排在N型井区230c。图2C是显示根据本发明一些实施例所述的集成电路100A1的结构的剖面示意图。在一些实施例中，集成电路100A1包括图2A的放电电路150A以及图1的反相器INV1与INV2。相较于图2B的集成电路100A，在图2C的集成电路100A1中，反相器INV1的PMOS晶体管MP1被形成在集成电路100A1的N型井区230c2中，以及放电电路150A的PMOS晶体管MP3被形成在集成电路100A1的N型井区230c1中。再者，N型井区230c1与230c2是彼此分离。在一些实施例中，N型井区230c1与230c2是由P型井区240d所隔开。在制造集成电路100A100A1的过程中，没有电源例如第一或第二电源会被施加到集成电路100A100A1上。当P型基底210经由工艺装置耦接到接地端时，会有放电路径Path1存在。由于在制造过程中PMOS晶体管MP3的栅极为浮接栅极，因此放电路径Path1是由PMOS晶体管MP3的通道电流所引起。于是，累积在深N型井区220的电荷120会经由P型基底210和放电路径Path1被放电至接地端，且不会经过电性路径110，因此可避免对耦接于电性路径110的晶体管例如NMOS晶体管MN1的栅极造成损坏。电荷会从晶体管的栅极流出并经过导电层，而导电层可作为天线来收集正离子。天线等离子体损坏主要是由后端backend工艺所产生，而后端工艺包括后端等离子体工艺，例如介电层和金属层的沉积与蚀刻。放电路径Path1是从深N型井区220按序经由N型井区230b、N型掺杂区250c、电性路径271、P型掺杂区260e与260f之间的PMOS晶体管MP3的通道、电性路径272、P型掺杂区260d和P型井区240b至P型基底210而形成。在完成集成电路100A100A1之后，于正常操作期间，第一电源和第二电源会分别施加于集成电路100A100A1的电源线VDD1和VDD2。再者，P型基底210和集成电路100A100A1的接地线VSS1和VSS2会耦接于接地端。于是，放电电路150A之反相器INV3的输入端会经由P型掺杂区260d、P型井区240b以及P型基底210而耦接于接地端，然后反相器INV3会提供高逻辑电平信号至PMOS晶体管MP3的栅极280e，以便关闭PMOS晶体管MP3使PMOS晶体管MP3为不导通。因此，在正常操作期间，集成电路100A100A1中不会有放电路径Path1存在。图3A是显示根据本发明一些实施例所述的放电电路150B的电路图。如先前所描述，放电电路150B被耦接于电源线VDD2与接地线VSS1之间。放电电路150B包括NMOS晶体管MN3以及反相器INV3。NMOS晶体管MN3的源极与基极皆耦接于接地线VSS1，而NMOS晶体管MN3的漏极被耦接于电源线VDD2。再者，反相器INV3的输出端被耦接于NMOS晶体管MN3的栅极，而反相器INV3的输入端被耦接于电源线VDD2。虽然反相器INV3是用来控制NMOS晶体管MN3的栅极，以便将在深N型井区220中由电荷引起或吸引的正电荷或负电荷进行放电，但是也可以使用具有相似功能的其他元件或电路。图3B是显示根据本发明一些实施例所述的集成电路100B的结构的剖面示意图。在一些实施例中，集成电路100B包括图3A的放电电路150B以及图1的反相器INV1与INV2。集成电路100B包括P型基底亦称为Psub210。深N型井区220形成在P型基底210内。N型井区230a与230b以及P型井区240a被形成在深N型井区220上，且N型井区230a与230b是由P型井区240a所隔开。再者，N型井区230c与P型井区240c被形成在P型基底210中且与深N型井区220分离。为了简化说明，图3B中集成电路100B的PMOS晶体管MP1与MP2以及NMOS晶体管MN1与MN2的配置是相似于图3A中集成电路100A的PMOS晶体管MP1与MP2以及NMOS晶体管MN1与MN2的配置。在一些实施例中，可决定PMOS晶体管MP1与MP2以及NMOS晶体管MN1与MN2的配置以适合不同的应用或设计。放电电路150B的NMOS晶体管MN3被形成在P型井区240c中。N型掺杂区250g与250h以及P型掺杂区260j亦安排在P型井区240c内。N型掺杂区250g与250h会分别形成NMOS晶体管MN3的源极与漏极。P型掺杂区260j会形成NMOS晶体管MN3的基极，以及P型掺杂区260j是经由电性路径278而耦接于N型掺杂区250g以及反相器INV3的接地线VSS1。放电电路150B的反相器INV3具有耦接于NMOS晶体管MN3的栅极280e的输出端，以及耦接于电源线VDD2的输入端。图3C是显示根据本发明一些实施例所述的集成电路100B1的结构的剖面示意图。在一些实施例中，集成电路100B1包括图3A的放电电路150B以及图1的反相器INV1与INV2。相较于图3B的集成电路100B，在图3C的集成电路100B1中，反相器INV1的NMOS晶体管MN1被形成在集成电路100B1的P型井区240c2中，以及放电电路150B的NMOS晶体管MN3被形成在集成电路100B1的P型井区240c1中。再者，P型井区240c1和240c2是彼此分离。在一些实施例中，P型井区240c1与240c2是由P型基底210所隔开。在制造集成电路100B100B1的过程中，没有电源例如第一或第二电源会被施加到集成电路100B100B1上。当P型基底210经由工艺装置耦接到接地端时，会有放电路径Path2存在。由于在制造过程中NMOS晶体管MN3的栅极为浮接栅极，因此放电路径Path2是由NMOS晶体管MN3的通道电流所引起。于是，累积在深N型井区220的电荷120会经由P型基底210和放电路径Path2被放电至接地端，且不会经过电性路径110，因此可避免对耦接于电性路径110的晶体管的栅极造成损坏。放电路径Path2是从深N型井区220按序经由N型井区230b、N型掺杂区250c、电性路径277、N型掺杂区250h与250g之间的NMOS晶体管MN3的通道、电性路径278、P型掺杂区260j和P型井区240c1至P型基底210而形成。在完成集成电路100B100B1之后，于正常操作期间，第一电源和第二电源会分别施加于集成电路100B100B1的电源线VDD1和VDD2。再者，P型基底210和集成电路100B100B1的接地线VSS1和VSS2会耦接于接地端。于是，放电电路150B的反相器INV3的输入端会耦接于电源线VDD2，然后反相器INV3会提供低逻辑电平信号至NMOS晶体管MN3的栅极280f，以便关闭NMOS晶体管MN3。因此，在正常操作期间，集成电路100B100B1中不会有放电路径Path2存在。图4是显示根据本发明一些实施例所述的形成图2B的集成电路100A的方法的简单流程图。在操作S410，于集成电路100A的P型基底210中形成深N型井区220。在操作S420，形成N型井区230a-230c以及P型井区240a-240c。N型井区230a与230b以及P型井区240a被形成在深N型井区220上。再者，N型井区230c以及P型井区240b与240c会形成且与深N型井区220分离。再者，N型掺杂区与P型掺杂区被形成在所对应的井区中。如先前所描述，N型井区230c可分成N型井区230c1与230c2。再者，N型井区230c1和230c2会彼此分离。在操作S430，形成集成电路100A的晶体管。举例来说，PMOS晶体管MP2形成在N型井区230b。PMOS晶体管MP3形成在N型井区230c。反相器INV3形成在P型基底210。为了简化说明，将省略集成电路100A中PMOS晶体管和NMOS晶体管的形成。在操作S440，在PMOS晶体管MP2的基极例如N型掺杂区250c与PMOS晶体管MP3的源极例如P型掺杂区260f之间形成电性路径271。在操作S450，在PMOS晶体管MP3的漏极例如P型掺杂区260e与P型井区240b的P型掺杂区260d之间形成电性路径272。虽然以特定顺序进行说明和描述，但是操作顺序可以任何逻辑顺序来执行。例如，操作S440-S450的顺序可以对调。再者，不需使用额外的掩模来形成集成电路100A100A1的放电电路150A。如先前所描述的，在制造集成电路的过程中，由于PMOS晶体管MP3的栅极为浮接栅极，图2B中会有放电路径Path1存在，而累积在深N型井区220中的电荷120可经由放电路径Path1被放电至P型基底210。图5是显示根据本发明一些实施例所述的形成图3B的集成电路100B的方法的简单流程图。在操作S510，深N型井区220形成在集成电路100B的P型基底210。在操作S520，形成N型井区230a-230c以及P型井区240a-240c。N型井区230a与230b以及P型井区240a形成在深N型井区220上。再者，N型井区230c与P型井区240c会形成且与深N型井区220分离。再者，N型掺杂区和P型掺杂区形成在所对应之井区内。如先前所描述，P型井区240c可分成P型井区240c1与240c2。再者，P型井区240c1和240c2是彼此分离。在操作S530，形成集成电路100B的晶体管。举例来说，PMOS晶体管MP2形成在N型井区230b。NMOS晶体管MN3形成在P型井区240c。反相器INV3形成在P型基底210。为了简化说明，将省略集成电路100B中PMOS晶体管和NMOS晶体管的形成。在操作S540，在PMOS晶体管MP2的基极例如N型掺杂区250c与NMOS晶体管MN3的漏极例如N型掺杂区250h之间形成电性路径277。在操作S550，在NMOS晶体管MN3的源极例如N型掺杂区250g与P型井区240c的P型掺杂区260j之间形成电性路径278。虽然以特定顺序进行说明和描述，但是操作顺序可以任何逻辑顺序来执行。例如，操作S540-S550的顺序可以对调。再者，不需使用额外的掩模来形成集成电路100B100B1的放电电路150B。如先前所描述的，在制造集成电路的工艺中，由于NMOS晶体管MN3的栅极为浮接栅极，图3B中会有放电路径Path2存在，而累积在深N型井区220中的电荷可经由放电路径Path2被放电至P型基底210。本发明实施例提供了集成电路结构以及形成集成电路结构的方法。通过使用安排在对应于深N型井区220之电源线VDD2以及接地端之间的图2B的放电电路150A或是图3B的放电电路150B，在制造过程中可使用带电元件模块来提供图2B的放电路径Path1或是图3B的放电路径Path2，以便将累积在深N型井区220的电荷120进行放电而不需经过耦接于电性路径110的晶体管例如NMOS晶体管MN1，于是可避免损害NMOS晶体管的栅极例如栅极氧化物或是栅极介电质。再者，在集成电路正常操作的期间，放电路径Path1或Path2将会消失。通过使用放电电路150A或150B，不需在放电路径Path1或Path2中使用保护二极管。由于放电电路150A或150B所提供的通道电流是大于保护二极管的二极管反向电流，因此放电电路150A或150B可更有效地防止损坏。再者，在集成电路的信号路径中不需增加额外的二极管，因此集成电路的功能不会受到影响。在一些实施例中，本公开提供一种集成电路结构。集成电路结构包括P型基底、在P型基底中的深N型井区、在深N型井区上的第一N型井区、在第一N型井区中的第一N型掺杂区、第二N型井区、第一P型井区以及放电电路。第二N型井区在P型基底中且与深N型井区分离。第一P型井区在P型基底中且与深N型井区分离。放电电路包括第一P型掺杂区、第一PMOS晶体管、第一电性路径以及第二电性路径。第一P型掺杂区在第一P型井区中。第一PMOS晶体管形成在第二N型井区中。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。在一些实施例中，从深N型井区按序经由第一N型井区、第一N型掺杂区、第一电性路径、第一PMOS晶体管的通道、第二电性路径、第一P型掺杂区以及第一P型井区至P型基底而形成放电路径。在一些实施例中，累积在深N型井区的电荷是经由放电路径被放电。在一些实施例中，放电电路还包括反相器。反相器具有耦接于第一P型掺杂区的输入端以及耦接于第一PMOS晶体管的栅极的输出端。当反相器上电时，反相器会使第一PMOS晶体管为不导通。在一些实施例中，集成电路结构还包括第二P型井区、第二PMOS晶体管、第一NMOS晶体管以及第三电性路径。第二P型井区在深N型井区上方。第二PMOS晶体管形成在第一N型井区。第一NMOS晶体管形成在第二P型井区。第三电性路径耦接于第二PMOS晶体管的漏极与第一NMOS晶体管的漏极之间。第二PMOS晶体管的源极是经由第一电性路径而耦接于第一PMOS晶体管的源极以及第一N型掺杂区。第一N型掺杂区形成第二PMOS晶体管的基极。在一些实施例中，集成电路结构还包括第三P型井区、第三PMOS晶体管以及第二NMOS晶体管。第三P型井区在P型基底中且分离于深N型井区。第三PMOS晶体管形成在第二N型井区或是第三N型井区。第二NMOS晶体管形成在第三P型井区。第三PMOS晶体管以及第二NMOS晶体管的栅极是经由第三电性路径而耦接于第二PMOS晶体管与第一NMOS晶体管的漏极。在一些实施例中，集成电路结构还包括第二N型掺杂区。第二N型掺杂区在第二N型井区中且在第一PMOS晶体管与第三PMOS晶体管之间。第二N型掺杂区耦接于第一N型掺杂区。第二N型掺杂区形成第一PMOS晶体管的基极。在一些实施例中，集成电路结构还包括第二N型掺杂区。第二N型掺杂区在第二N型井区中且在第一PMOS晶体管与第三PMOS晶体管之间。第二N型掺杂区是经由第四电性路径而耦接于第三PMOS晶体管的源极。第二N型掺杂区形成第一PMOS晶体管的基极。在一些实施例中，本公开提供一种集成电路结构。集成电路结构包括P型基底、在P型基底中的深N型井区、在深N型井区上的第一N型井区、在第一N型井区中的第一N型掺杂区、第一P型井区以及放电电路。第一P型井区在P型基底中且与深N型井区分离。放电电路包括第一P型掺杂区、第一NMOS晶体管、第一电性路径以及第二电性路径。第一P型掺杂区在第一P型井区中。第一NMOS晶体管形成在第一P型井区中。第一电性路径耦接于第一NMOS晶体管的漏极与第一N型掺杂区之间。第二电性路径耦接于第一NMOS晶体管的源极与第一P型掺杂区之间。在一些实施例中，从深N型井区按序经由第一N型井区、第一N型掺杂区、第一电性路径、第一NMOS晶体管的通道、第二电性路径、第一P型掺杂区以及第一P型井区至P型基底而形成放电路径。在一些实施例中，累积在深N型井区的电荷是经由放电路径被放电。在一些实施例中，放电电路还包括反相器。反相器具有耦接于电源线的输入端以及耦接于第一NMOS晶体管的栅极的输出端。当反相器上电时，反相器会使第一NMOS晶体管为不导通。在一些实施例中，集成电路结构还包括第二P型井区、第一PMOS晶体管、第二NMOS晶体管以及第三电性路径。第二P型井区在深N型井区上方。第一PMOS晶体管形成在第一N型井区。第二NMOS晶体管形成在第二N型井区。第三电性路径耦接于第一PMOS晶体管的漏极与第二NMOS晶体管的漏极之间。第一PMOS晶体管的源极是经由第一电性路径而耦接于第一NMOS晶体管的漏极以及第一N型掺杂区。第一N型掺杂区形成第一PMOS晶体管的基极。在一些实施例中，集成电路结构还包括第二N型井区、第二PMOS晶体管以及第三NMOS晶体管。第二N型井区在P型基底中且分离于深N型井区。第二PMOS晶体管形成在第二N型井区。第三NMOS晶体管形成在第一P型井区或是第三P型井区。第二PMOS晶体管以及第三NMOS晶体管的栅极是经由第三电性路径而耦接于第一PMOS晶体管与第二NMOS晶体管的漏极。在一些实施例中，本公开提供一种集成电路结构。集成电路结构包括P型基底、在P型基底内的深N型井区、在深N型井区上的第一N型井区、在P型基底内的P型井区、在P型井区内的P型掺杂区、在第一N型井区内的第一晶体管、在P型基底上方的第二晶体管、第一电性路径以及第二电性路径。P型井区与深N型井区分离。第一电性路径在第一晶体管的基极与第二晶体管的漏极和源极之一者之间。第二电性路径在P型掺杂区与第二晶体管的其他的漏极和源极之间。第一晶体管为PMOS晶体管。在一些实施例中，从深N型井区按序经由第一晶体管的基极、第一电性路径、第二晶体管的通道、第二电性路径、P型掺杂区以及P型井区至P型基底而形成放电路径。累积在深N型井区的电荷是经由放电路径被放电。在一些实施例中，集成电路结构还包括在P型基底上的反相器。反相器的输出端被耦接于第二晶体管的栅极。在一些实施例中，第二晶体管是形成在第二N型井区的PMOS晶体管。第二N型井区是与深N型井区分离。反相器的输入端被耦接于P型掺杂区。在一些实施例中，第二晶体管是形成在P型井区的NMOS晶体管。反相器的输入端被耦接于电源线。在一些实施例中，集成电路结构还包括第三晶体管、第四晶体管、第五晶体管以及第三电性路径。第三晶体管在深N型井区上方。第四晶体管与深N型井区分离。第五晶体管与深N型井区分离。第三电性路径用以连接第一晶体管的漏极、第三晶体管的漏极、第四晶体管的栅极以及第五晶体管的栅极。第三晶体管与第四晶体管为NMOS晶体管。第五晶体管为PMOS晶体管。虽然本公开已以优选实施例公开如上，然其并非用以限定本公开，任何所属技术领域中技术人员，在不脱离本公开的构思和范围内，当可作些许变动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为准。

权利要求：1.一种集成电路结构，包括：一P型基底；一深N型井区，形成在上述P型基底中；一第一N型井区，形成在上述深N型井区上；一第一N型掺杂区，形成在上述第一N型井区中；一第二N型井区，形成在上述P型基底中且与上述深N型井区分离；一第一P型井区，形成在上述P型基底中且与上述深N型井区分离；以及一放电电路，包括：一第一P型掺杂区，形成在上述第一P型井区中；一第一PMOS晶体管，形成在上述第二N型井区中；一第一电性路径，耦接于上述第一PMOS晶体管的源极与上述第一N型掺杂区之间；以及一第二电性路径，耦接于上述第一PMOS晶体管的漏极与上述第一P型掺杂区之间。

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