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申请/专利权人：无锡中微亿芯有限公司
摘要：本申请公开了一种便于实现时序收敛的FPGA，涉及FPGA领域。该FPGA中全局时钟信号除了经由第一全局时钟树连接到多个目标资源模块的时钟输入口之外，全局时钟信号的移相时钟信号还经由第二时钟树连接各个目标资源模块的时钟输入口，第二时钟树的路径走向与第一全局时钟树相同使得第二时钟树与第一全局时钟树对应位置处的时延差一致且该时延差可以调控。每个目标资源模块可以有多个时钟信号进行选择作为模块时钟信号，因此通过调节局部目标资源模块的模块时钟信号来进行局部调试，从而可以较为方便的达到时序收敛，从而有利于加快设计流程。
主权项：1.一种便于实现时序收敛的FPGA，其特征在于，在所述FPGA中，全局时钟信号经由第一全局时钟树连接到多个目标资源模块的时钟输入口；所述全局时钟信号的移相时钟信号还经由第二时钟树连接各个目标资源模块的时钟输入口，所述第二时钟树的路径走向与所述第一全局时钟树相同，每个所述目标资源模块获取全局时钟信号或移相时钟信号作为模块时钟信号；在完成对所述FPGA的初始布局布线、所有目标资源模块都获取对应的全局时钟信号作为模块时钟信号而未达到时序收敛时，调整至少一个目标资源模块改为获取移相时钟信号作为模块时钟信号并调整所述移相时钟信号相对于所述全局时钟信号的相位差，直至达到时序收敛。
全文数据：
权利要求：
百度查询： 无锡中微亿芯有限公司 一种便于实现时序收敛的FPGA
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