买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：哈尔滨理工大学

摘要：本发明通道数可扩展的中频信号采集电路、关键模块与采集方法属于信号采集处理领域；该通道数可扩展的中频信号采集电路包括模块识别单元、公用资源单元、模块组态单元和采集数据与传输单元；该通道数可扩展的中频信号采集方法包括单一ADC模块SPI采集数据情况下的中频信号采集方法和多ADC模块QSPI采集数据情况下的中频信号采集方法；本发明通过模块组态与模块识别实现1块MCU模块板和最多8块ADC模块板的信息交互，通道数在64路内的通道数可扩展的中频信号采集系统电路，提供一种总线与MCU直接连接，MCU模块板给各个ADC模块板提供资源，采用SPI通信为主双QSPI通信从的逻辑控制方法；可多路通道同步采集且每路通道也可保持其工作独立性。

主权项：1.通道数可扩展的中频信号采集电路，其特征在于，包括模块识别单元、公用资源单元、模块组态单元和采集数据与传输单元；所述模块识别单元由1片4位数据比较器74HC85、1个4位拨码开关和2或3个移位寄存器74HC595组成；拨码开关为每一块ADC模块板设置物理地址，当ADC模块板接入MCU模块板时通过软件寻址实现对接入ADC模块板的识别功能；拨码开关SX1的1脚定义为COD0经电阻RX11接+3.3V，COD0接UX3的输入引脚10脚；拨码开关SX1的2脚定义为COD1经电阻RX12接+3.3V，COD1接UX3的输入引脚12脚；拨码开关SX1的3脚定义为COD2经电阻RX13接+3.3V，COD2接UX3的输入引脚13脚，SX1的4脚、5脚和6脚都接地实现对ADC模块板的编码功能；微处理器的IO口PE5通过连接器CN2经RX22连接UX3的输入脚9脚定义为RGA0；PE4通过连接器CN2经RX23连接UX3的输入脚11脚定义为RGA1；PE3通过连接器CN2经RX31连接UX3的输入脚14脚定义为RGA2；PE6通过连接器CN2经RX29连接UX8的输入脚13脚，UX8导通通过7脚输出定义为RGEN连接UX3的1脚；UX3的15脚、2脚与4脚接地，UX3的3脚接+3.3V；UX3输出引脚6脚定义为RGLD经RX24和发光二极管阳极相连，发光二接管阴极接地；UX3的6脚RGLD作为移位寄存器的锁存时钟与UX5和UX6的12脚相连接；所述公用资源单元包含2片晶振8.192M和25M、1片基准电压源ADR4525、1片DCDC转换器、1片线性稳压器7805；通过双插孔DC输入电压产生24V电压与12V电压，24V电压接入DCDC芯片的1脚与2脚，DCDC芯片7脚与8脚输出+3.3V电压；DCDC的3脚、4脚、5脚和6脚接地，24V经过电容C50与C51并联接地，+3.3V经E2与R40并联接地；12V通过0.4A保险丝接入V1的1脚，V1的1脚经E6接地，V1的3脚输出+5V，2脚与地相连，+5V经并联电容C52与C53接地；+5V电压与基准电压源U4的2脚连接，U4的6脚输出基准电压VREF经连接器传输给ADC模块板为ADC芯片提供外部基准；接入U4的2脚的+5V经并联电容C3与C42接地，VREF经并联电容E1与C4接地；晶振X1为各块ADC模块板的ADC芯片提供时钟，晶振X1的2脚接地4脚接数字电源+3.3V，X1的3脚接上拉电阻R4输出时钟信号定义为FSYS为各ADC模块板的ADC芯片提供时钟；晶振X2为单片机STM32H7x3IIT提供时钟，X2的1脚输出定义为OSCIN与微处理器U1B的29脚PH0-OSC_IN相连，X2的3脚输出定义为OSCOUT与微处理器U1B的30脚PH1-OSC_OUT相连，OSCIN与OSCOUT之间串联电阻R7，X2的1脚经过电容C2与X2的2脚连接之后接地，X2的3脚经过电容C5与X2的4脚连接之后接地；MCU模块板中微处理器为ADC模块板提供的传输数据线ADDO、ADRDY、ADCS、ADCK、ADRST、ADDI、RGEN、RGA0、RGA1、RGA2，X1提供的时钟信号线FSYS均通过连接器CN2传输给各ADC模块板；MCU模块板中微处理器提供的BK1_IO0、BK1_IO1、BK1_IO2、BK1_IO3、BK2_IO0、BK2_IO1、BK2_IO2、BK2_IO3接上拉电阻通过连接器CN1与ADC模块板连接；MCU模块板上的基准电压VREF、+3.3V、+5V、DC24V通过连接器与ADC模块板连接；通过上述连接MCU模块板给各个ADC板提供资源包括时钟、基准、触发、总线以实现数据采集传输的同步；所述模块组态单元由1片3组二选一开关74HC4053、1片八选一开关74HC4051、2或3片74HC595构成；对模块组态与ADC芯片的控制指令由微处理器U1C的134脚PI3输出通过电阻RX20与UX8的14脚连接，UX8的6脚输出定义为ADDI与ADC芯片的20脚DIN相连，同时与UX5的输入引脚14脚连接；UX5的并行输出引脚15脚输出SET0、1脚输出SET1、2脚输出SET2、3脚输出SET3、4脚输出SET4、5脚输出SET5、6脚输出SET6、7脚输出SET7；UX5串行输出引脚9脚级联另一个串行移位寄存器UX6的14脚，UX6并行输出信号控制调理电路的开关；MCU模块板提供的时钟信号经电阻RX18与UX8的16脚连接，导通后UX8的4脚输出定义为ADCK与ADC芯片的22脚SCLK连接，同时ADCK连接UX5与UX6的11脚时钟输入引脚；UX5与UX6的12脚锁存时钟输入引脚连接UX3的6脚RGLD，UX5与UX6的13脚OE引脚接地使其一直处于低电平有效状态，10脚MR主复位引脚接+3.3V电压使其一直处于高电平；当单块ADC模块板为8通道时则需要采用3个串行移位寄存器，连接方式和上述内容相同，第三个移位寄存器也为模拟调理电路部分提供电源开关；UX5并行输出的SET0连接UX1的11脚A端；SET1连接UX1的10脚B端；SET2连接UX1的9脚C端；SET3连接UX1的6脚INH端；UX1的13脚、14脚、15脚、12脚、1脚、5脚、2脚、4脚分别定义为ADDO0、ADDO1、ADDO2、ADDO3、ADDO4、ADDO5、ADDO6、ADDO7接上拉电阻通过连接器与MCU模块板的微处理器连接，UX1的3脚与ADC芯片的21脚连接定义为XDDO；XDDO也接入UX7的13脚X1端，UX7的14脚定义为ADDO通过连接器与微处理器U1C的133脚PI2连接，UX5的3脚SET3与UX7的控制引脚11脚相连控UX7的X端导通；ADC芯片19脚定义为DBOK接入UX7的1脚Y1端，UX7的15脚定义为DRDY通过连接器与微处理器U1A的40脚PA0连接，UX5的4脚SET4与UX7的控制引脚10脚相连控UX7的Y端导通；MCU模块提供的片选信号通过电阻RX17与UX8的17脚连接，导通后UX8的3脚输出定义为ADCS与UX7的3脚Z1端连接，UX7的5脚Z0端接+3.3V，UX7的4脚定义为ADEN与ADC芯片的23脚连接，UX5的5脚SET5与UX7的控制引脚9脚相连控制UX7的Z端导通；UX7的6脚、7脚、8脚接地，16脚接+3.3V电压源；所述采集数据与传输单元由微处理器STM32H7x3IIT、模数转换芯片ADS131A04或ADS131M08构成；ADC芯片UX4其数字部分供电电压为3.3V，模拟部分工作电压为5V；当UX4选用4通道时，采集输入信号OUTA±、OUTB±、OUTC±、OUTD±分别与ADC芯片的AIN连接，UX4的30脚M0通过RX7连接+3.3V电压实现置高，31脚M1与32脚M2都与地直接连接实现置低，当UX4选用8通道时，对于信号输入部分OUTA±、OUTB±、OUTC±、OUTD±、OUTE±、OUTF±、OUTG±、OUTH±分别与ADC芯片的AIN连接，无模式选择引脚；除上述差异外UX4的4通道与8通道连接电路相同，UX4的12脚通过滤波电容CX7接地，13脚直接与地相连；UX4的14脚缓冲外部基准连接经电阻RX6连接VREF，基准电压VREF对地并联CX3与EX2，28脚CAP通过电容CX6接地；UX4的19脚DRDY_N端定义的DBOK连接UX7的1脚；微处理器U1B的PC13通过连接器经电阻RX19与UX8的15脚连接，5脚输出定义为ADRST与UX4的17脚连接；UX4的23脚CS_N端定义的ADEN连接UX7的4脚，微处理器U1C的PI0脚连接连接器CN2的4脚，U1B的110脚PG6引脚定义为BK1_NCS通过电阻R43也连接CN2的4脚，连接器CN2的4脚经过电阻RX17连接UX8的17脚，UX8的3脚输出连接UX7的3脚定义为ADCS，控制UX7的9脚就能够控制ADCS与ADEN导通；微处理器U1C的134脚PI3输出通过电阻RX20与UX8的14脚连接，UX8的6脚输出定义为ADDI与ADC芯片的20脚DIN相连；微处理器U1C的131脚PI1定义的ADCK连接到连接器CN2的5脚，微处理器U1B的28脚PF10引脚定义为QSPI_CLK，QSPI_CLK通过电阻R44也连接至连接器CN2的5脚ADCK，CN2的5脚经电阻RX18与UX8的16脚连接，UX84脚输出ADCK与UX4的22脚SCLK连接定义为ADCK；UX4的21脚DOUT端定义的XDDO连接UX7的13脚与UX1的3脚，PF9定义的BK1_IO3接上拉电阻后通过连接器CN1与UX1的ADDO3连接、PF8定义的BK1_IO2接上拉电阻后通过连接器CN1与UX1的ADDO2连接、PF7定义的BK1_IO1接上拉电阻后通过连接器CN1与UX1的ADDO1连接、PF6定义的BK1_IO0接上拉电阻后通过连接器CN1与UX1的ADDO0连接、PG9定义的BK2_IO3接上拉电阻后通过连接器CN1与UX1的ADDO7连接、PG14定义的BK2_IO2接上拉电阻后通过连接器CN1与UX1的ADDO6连接、PH3定义的BK2_IO1接上拉电阻后通过连接器CN1与UX1的ADDO5连接、PH2定义的BK2_IO0接上拉电阻后通过连接器CN1与UX1的ADDO4连接，实现双QSPI的数据线接入的选择。

全文数据：

权利要求：

百度查询： 哈尔滨理工大学 通道数可扩展的中频信号采集电路、关键模块与采集方法