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申请/专利权人：中国科学院精密测量科学与技术创新研究院

摘要：本发明公开了一种基于FPGA的PTP硬件时间戳的处理方法，硬件时间戳单元在接收时钟驱动下对来自PHY的数据帧进行硬件时间标记，并随时将时间戳数据提供给接口信号处理单元；接口信号处理单元在接收时钟驱动下对来自PHY的接收数据有效信号、冲突检测信号、载波检测信号、接收数据错误信号及8位接收数据进行检测并延时1个接收时钟发送给MAC，PHY发送的接收数据全部传输到MAC后，接口信号处理单元将时间戳数据作为接收数据发送给MAC，本发明可以实现每个来自以太网的报文以及与之一一对应的硬件时间戳数据都将被实时传输至应用层，PTP协议栈根据实际所需进行处理，从而实现高吞吐量且可靠的IEEE1588授时。

主权项：1.一种基于FPGA的PTP硬件时间戳的处理方法，其特征在于，包括以下步骤：步骤1、接口信号处理单元和硬件时间戳单元均由PHY产生的接收时钟RX_CLK驱动，接口信号处理单元检测到PHY发出的接收数据有效信号RX_DV的上升沿后，将来自PHY的接收数据有效信号RX_DV、冲突检测信号COL、载波检测信号CRS、接收数据错误信号RX_ER及8位接收数据RXD[7:0]均延时1个接收时钟RX_CLK，产生对应的接收数据有效延时信号SP_RX_DV、冲突检测延时信号SP_COL、载波检测延时信号SP_CRS、接收数据错误延时信号SP_RX_ER以及延时接收数据SP_RXD[7:0]并发送给MAC；硬件时间戳单元检测到来自PHY的接收数据有效信号RX_DV的上升沿后，产生64位时间戳数据TS[63:0]；接口信号处理单元在PHY的接收数据有效信号RX_DV拉高后的第2个接收时钟RX_CLK上升沿读取该64位时间戳数据TS[63:0]；步骤2、接口信号处理单元检测到PHY发出的接收数据有效信号RX_DV的下降沿后，继续保持接收数据有效延时信号SP_RX_DV为高电平，并将已从硬件时间戳单元获取的64位时间戳数据TS[63:0]分割成8个8bit的时间戳分段数据，接口信号处理单元将8个时间戳分段数据依次作为延时接收数据SP_RXD[7:0]发送给MAC；在经过8个接收时钟RX_CLK后，接口信号处理单元将SP_RX_DV置为低电平；步骤3、接口信号处理单元检测到PHY发出的载波检测信号CRS的下降沿后，继续保持SP_CRS高电平，在经过8个接收时钟RX_CLK后，接口信号处理单元将载波检测延时信号SP_CRS置为低电平。

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