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申请/专利权人：中国人民解放军国防科技大学

摘要：本发明公开了一种兼容SIMD计算和浮点矩阵乘法的运算部件及其应用方法，运算部件包括可复用操作数堆的浮点和向量执行部件vfu0和vfu1，所述浮点和向量执行部件vfu0和vfu1均包括四个呈阵列状布置的乘加部件，四个乘加部件具有多个操作数以及结果旁路通道。本发明实现了一种兼容SIMD计算和浮点矩阵乘法的运算部件以及执行通路设计，以弥补通用处理器因计算效率和功耗等因素而缺少直接计算矩阵乘法的能力，而所提设计不仅能够兼容原有2×128的SIMD结构，满足微处理器内部对于计算部件的能耗，计算效率等条件，而且能通过原有部件以及旁路的重新设计，在通用处理器实现矩阵乘法功能。

主权项：1.一种兼容SIMD计算和浮点矩阵乘法的运算部件，其特征在于，包括可复用操作数堆且结构相同的浮点和向量执行部件vfu0和vfu1，所述浮点和向量执行部件vfu0包括四个呈阵列状布置的乘加部件vfu0_hh、vfu0_hl、vfu0_lh和vfu0_ll，其中乘加部件vfu0_hh分别和乘加部件vfu0_ll具有用于输入相同的第一操作数旁路通道、和乘加部件vfu0_lh两者具有用于输入相同的第二操作数旁路通道，乘加部件vfu0_lh和乘加部件vfu0_hl两者具有用于输入相同的第三操作数旁路通道，乘加部件vfu0_hl和乘加部件vfu0_ll两者具有用于输入相同的第四操作数旁路通道，且乘加部件vfu0_hh的输出端具有用于将输出结果作为乘加部件vfu0_hl的操作数的结果旁路通道，乘加部件vfu0_lh的输出端具有用于将输出结果作为乘加部件vfu0_ll的操作数的结果旁路通道；所述浮点和向量执行部件vfu0和vfu1均包括一个可相互复用的位宽为128位的行源操作数堆和位宽为128位的源列操作数堆，当所述运算部件支持fp64数据格式时，行操作数堆和列操作数堆的2×128位数据宽度被分割为4×64位数据宽度以最多支持8个源操作数进行乘加操作；当所述运算部件支持fp32数据格式时，行源操作数堆和列源操作数堆的2×128位数据宽度被分割为8×32位数据宽度以最多支持16个源操作数进行乘加操作；所述乘加部件包括浮点乘法模块FMUL、暂存寄存器reg、选择器MUX和浮点加法模块FADD，所述浮点乘法模块FMUL用于将输入的两个操作数进行浮点乘法后得到浮点乘法结果输出至浮点加法模块FADD以作为浮点加法模块FADD的一个操作数，同时所述浮点乘法结果通过暂存寄存器reg暂存后作为浮点加法模块FADD的一个操作数、与来自外部的另一个操作数通过选择器MUX选择其一输入浮点加法模块FADD后得到对应的加法运算结果并输出。

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