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申请/专利权人：江苏华创微系统有限公司

摘要：本发明公开了一种支持多种数据位宽的高并发存储阵列，采用多个相同的bank，在任意一个bank中：内置有SRAM模块、读控制逻辑模块和写控制逻辑模块；SRAM模块由4个SRAM拼接而成，读控制逻辑模块用于控制bank接收读操作相关的信号或用于向bank外发送读出数据信号，读操作相关的信号包括读模式配置字信号、读写信号和读地址信号；写控制逻辑模块用于控制bank接收写操作相关的信号或接收写入数据信号，写操作相关的信号包括写模式配置字信号、读写信号和写地址信号；在片选信号有效时，按照读映射逻辑进行读操作或按照写映射逻辑进行写操作。本发明在bank的读写操作时增加读写模式配置字信号，同时自定义读写映射逻辑，有效支持多种数据位宽高效流水读写。

主权项：1.一种支持多种数据位宽的高并发存储阵列，采用多个相同的bank，其特征在于，在任意一个bank中：内置有SRAM模块、读控制逻辑模块和写控制逻辑模块；SRAM模块由4个SRAM拼接而成，SRAM模块的第一端通过多组2-port型读写接口与读控制逻辑模块进行数据交互，SRAM模块的第二端通过多组2-port型读写接口与写控制逻辑模块进行数据交互；读控制逻辑模块用于控制bank接收读操作相关的信号或用于向bank外发送读出数据信号，读操作相关的信号包括读模式配置字信号、读写信号和读地址信号，读模式配置字信号用于指示读操作的数据位宽，读写信号用于指示进行读操作或指示进行写操作，读地址信号用于指示读地址；写控制逻辑模块用于控制bank接收写操作相关的信号或接收写入数据信号，写操作相关的信号包括写模式配置字信号、读写信号和写地址信号，写模式配置字信号用于指示写操作的数据位宽，写地址信号用于指示写地址；在bank接收到外部的片选信号有效时，SRAM模块结合读控制逻辑模块按照读映射逻辑进行读操作或SRAM模块结合写控制逻辑模块按照写映射逻辑进行写操作；其中，读映射逻辑包括：根据读地址信号[4:3]数值控制SRAM模块发出RE读使能信号，在SRAM模块接收到RE读使能信号后，从读地址信号中获取读地址，同时读控制逻辑模块根据读模式配置字信号和读地址信号[4:0]数值，获取SRAM模块中读地址对应的读出数据，再将读出数据作为读出数据信号对外输出；写映射逻辑包括：根据写地址信号[4:3]数值控制SRAM模块发出写使能信号，写控制逻辑模块在接收到写使能信号后，从写地址信号中获取写地址，同时根据写模式配置字信号和写地址信号中低3位的数值从写入数据信号中获取SRAM模块所需的写入数据，再将写入数据写入到写地址。

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