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申请/专利权人：瑞萨设计(英国)有限公司;瑞萨设计北美公司

摘要：提供了一种存储元件，其中，即使在输入置位信号和复位信号重叠时，逻辑状态也可以在所有条件下安全地存储。在优选实施例中，这可以通过向持续锁存器阵列提供确保正确操作的异步电路来实现。

主权项：1.一种存储元件，其被布置成：接收包括第一输入和第二输入的多个输入，其中，所述第一输入和第二输入中的每一个包括数字信号，所述数字信号能够经由第一沿和第二沿在第一状态与第二状态之间转换，所述第一沿触发从所述第一状态到所述第二状态的转换，所述第二沿触发从所述第二状态到所述第一状态的转换；保持基于所述多个输入的逻辑状态；以及提供表示所保持的逻辑状态的输出；所述存储元件包括电路，所述电路包括多个持续锁存器和异步逻辑电路，其中，所述多个持续锁存器针对每个输入的第一沿和第二沿中的每一个提供持续输出；其中，每个持续锁存器被布置成接收来自所述异步逻辑电路的输入触发命令，所述输入触发命令控制时间窗口的打开和关闭，在所述时间窗口的整个过程中所述每个持续锁存器查找输入信号；以及其中，所述异步逻辑电路提供状态序列，由此所述逻辑状态在所述第一输入的第一沿和所述第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管所述第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。

全文数据：存储元件技术领域本公开涉及用于在数字逻辑和计算机存储器中存储信息的类型的存储元件。背景信息的存储对如数字逻辑和计算机存储器的大多数现代电路的正确操作至关重要。用于存储信息的存储元件接收可以改变所存储的信息的值的一个或更多个输入信号以及用于呈现所存储的信息的至少一个输出。所存储的信息可以是逻辑值，并且改变逻辑值可以包括在两个或更多个逻辑状态之间改变所存储的值。这种存储元件的两种常见形式是触发器和锁存器，它们是双稳态多谐振荡器的示例，其中由电路保持的逻辑值可以通过外部触发脉冲从一个状态翻转到另一个状态。在常见用法中，术语触发器是指沿敏感并依靠时钟来确保其正确操作的同步电路，并且锁存器是透明transparent且对电平敏感的电路。图1示出了现有技术的锁存器电路100，其中一对交叉耦合的或非门102、104接收相应的复位R和置位S信号。存储的信息位在输出Q处呈现，如果需要，其互补complement也可用作输出。图1的锁存器是透明的，因为输入信号的改变会导致其输出直接改变。图2示出了图1的锁存器100的门控版本。该时钟控制的RS触发器200包括附加电路，该附加电路包括与可以是例如时钟信号或读取或写入选通信号的使能信号E耦合的一对与门202、204。图1和图2的电路的操作对于本领域技术人员来说是公知的，并且在本文中不再详细描述。存储元件存在的问题是处理重叠的到来的输入信号。这一点参照图3a-3c进行说明，图3a-3c显示了输入信号在高值和低值y轴之间的随时间x轴的变化。图3a显示了期望确保RS触发器的正确工作的正常情况。这里可以看出，置位信号脉冲S在短时间内上升和下降，并且在复位信号脉冲R的上升和下降之前存在大的间隙。触发器的输出Q在置位脉冲S的上升沿被置位为第一逻辑状态“1”，然后在复位脉冲R的上升沿被复位为第二逻辑状态“0”。此操作是稳定的。然而，在需要以高频率改变存储的逻辑值的应用领域中，经常出现置位和复位脉冲可能重叠的情况，并且图3b和图3c中示出了这种异常情况的示例。图3b和图3c所示的两种异常情况都有其中置位信号和复位信号都同时为高电平的时间部分分别为300和302。在图3b的情况下，复位脉冲的上升沿发生在置位脉冲为高电平的时间期间，而在图3c中，置位脉冲的上升沿发生在复位信号为高电平的时间期间。对于图1和图2所示的类型的锁存器和触发器，这个“1-1”状态是被禁止的，因为它打破了输出Q不是其互补的逻辑方程。这个问题可以通过给输入增加门来解决，其将1-1状态转换为非限制组合之一，从而导致S决定的锁存器或R决定的锁存器，或这个问题可以通过如在JK锁存器中所见的切换输出来解决。然而，即使采用这些解决方案，在处理置位或复位功能的重叠的高频应用中仍然存在基本问题。因此，需要提供更好特性的改进存储元件。概述根据本公开的第一方面，提供了一种存储元件，其被布置为：接收包括第一输入和第二输入的多个apluralityof输入，其中所述第一输入和第二输入中的每一个包括数字信号，该数字信号可以经由第一沿和第二边沿在第一状态和第二状态之间转换，该第一沿触发从第一状态到第二状态的转换，该第二沿触发从第二状态到第一状态的转换；保持基于所述多个输入的逻辑状态；并提供表示所保持的逻辑状态的输出；所述存储元件包括电路，该电路布置成使得所述逻辑状态在第一输入的第一沿和第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。可选地，所述电路包括多个持续锁存器apluralityofpersistencelatches和异步电路；其中：该多个持续锁存器为每个输入的第一沿和第二沿中的每一个提供持续输出；每个持续锁存器被布置成接收来自异步逻辑电路的输入触发命令，该输入触发命令控制时间窗口的打开和关闭，在该时间窗口的整个过程中，持续锁存器查找输入信号；并且所述异步逻辑电路提供状态序列，由此所述逻辑状态在第一输入的第一沿和第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管第一和第二输入两者在它们相应的第一沿中的每一个被检测到时所处的状态。可选地，多个持续锁存器包括与第一输入信号和第二输入信号中的每一个相关联的一对持续锁存器，所述一对中的第一成员提供当所关联的输入信号的第一沿被接收时变为第一逻辑值的持续输出，而所述一对中的第二成员提供当所关联的输入信号的第二沿被接收时变为第二逻辑值的持续输出。可选地，所述第一输入和第二输入中的一个包括置位信号，而所述第一输入和第二输入中的另一个包括复位输入。可选地，所述第一沿和第二沿中的一个包括上升沿，并且所述第一沿和第二沿中的另一个包括下降沿。根据本公开的第二方面，提供了一种用于电源电路的高压侧驱动器，该高压侧驱动器包括存储元件，该存储元件保持逻辑状态并提供表示所述逻辑状态的输出，并且该输出被用作高压侧开关元件的控制信号；其中所述存储元件被布置为：接收包括第一输入和第二输入的多个输入，其中所述第一和第二输入中的每一个包括数字信号，该数字信号可以经由第一沿和第二沿在第一状态和第二状态之间转换，该第一沿触发从第一状态到第二状态的转换，该第二沿触发从第二状态到第一状态的转换；保持基于所述多个输入的逻辑状态；并提供表示所保持的逻辑状态的输出；所述存储元件包括电路，该电路布置成使得所述逻辑状态在第一输入的第一沿和第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。可选地，所述电路包括多个持续锁存器和异步电路；其中：多个持续锁存器为每个输入的第一和第二沿中的每一个提供持续输出；每个持续锁存器被布置成接收来自异步逻辑电路的输入触发命令，该输入触发命令控制时间窗口的打开和关闭，在该时间窗口的整个过程中，持续锁存器查找输入信号；并且所述异步逻辑电路提供状态序列，由此所述逻辑状态在第一输入的第一沿和第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管第一和第二输入两者在它们相应的第一沿中的每一个被检测到时所处的状态。可选地，多个持续锁存器包括与第一输入信号和第二输入信号中的每一个相关联的一对持续锁存器，所述一对中的第一成员提供当所关联的输入信号的第一沿被接收时变为第一逻辑值的持续输出，而所述一对中的第二成员提供当所关联的输入信号的第二沿被接收时变为第二逻辑值的持续输出。可选地，所述第一输入和第二输入中的一个包括置位信号，而所述第一输入和第二输入中的另一个包括复位输入。可选地，所述第一沿和第二沿中的一个包括上升沿，并且所述第一沿和第二沿中的另一个包括下降沿。可选地，高压侧开关包括GanFET。附图说明图1显示现有技术的RS锁存器；图2显示现有技术的RS触发器，它是图1的锁存器的时钟门控版本；图3a-3c示出现有技术的对于图2的触发器的各种操作条件的置位和复位脉冲的时序；图4a-4b示出现有技术的已知互斥元件的一般特性；图5a-5d示出现有技术的图4a-4b的互斥元件的操作；图6a-6c示出现有技术的图4a-4b和图5a-5d的互斥元件内的亚稳态事件的俘获；图7a-7b示出现有技术的持续锁存器；图8以显示存储元件的其一般形式显示了本公开的实施例；图9显示了形成图8所示实施例的一部分的持续锁存器阵列的一个示例实施例；图10示出了对于异步电路的状态转换图；图11示出了指示在图10的状态转换图中定义的信号的关系的波形；图12示出由与图9和图10有关的异步电路规定的波形序列；图13示出了对于图10的状态转换图的合成逻辑的示例；图14示出了根据可选实施例的状态转换序列；图15显示了可以实现图14的状态转换序列的电路；图16示出了现有技术的开关模式电源；和图17示出了根据本公开实施例的开关模式电源。详细描述用于处理亚稳态问题的已知元件是互斥元件，简称为“互斥体”。这是被设计成安全地决定两个输入信号改变的顺序的特殊异步电路。如图4a-4b所示，互斥体具有两个请求输入端R1和R2以及两个授权输出端G1和G2。如果两个请求同时发生或者在彼此的定义的亚稳态时间窗口内发生，则可能存在亚稳态事件。互斥体400被设计为在其自身的逻辑内包含该亚稳态事件，使两个输出端G1、G2保持为低电平，直到当亚稳态被消除的这种时刻。然后，将适当的授权作为输出发出。更详细地，互斥体400包括与输入端R1、R2耦合的RS锁存器402和提供输出授权决定G1、G2的滤波网络404。锁存器402和滤波网络404一起工作，使得如果R1在R2上升之前上升，则G1上升并且G2保持低电平。如果R2在R1上升之前上升，则G2上升并且G1保持低电平。如果R1和R2同时上升，则电路将随机选择G1或G2。存在许多不同的方式来实现亚稳态滤波器404，但是在所示的示例中，滤波网络包括一对PMOS晶体管MP1、MP2和一对N-MOS晶体管MN1、MN2。这些分别标记为406、408、410和412。图4a-4b中互斥体的操作如图5a-5d所示。我们考虑R1＝R2＝0的初始状态。这里，NMOS晶体管MN1,410和MN2,412都导通。如果R1上升，则其锁定互斥体。在初始状态下，R1、R2、G1和G2全部为0，而SR1和SR2输出1。在R1从0转换为1之后，SR1从1转换为0。这将第二PMOS晶体管408接通。以这种方式，一旦R1上升，G1上升，互斥体被锁定，使得如果R2随后上升，它将被忽略，直到R1下降。如参考图6a-6c所示，互斥体单元400可以捕获亚稳态事件。这里假设R1和R2同时上升。这对应于RS锁存器402的亚稳态事件。当RS锁存器进入亚稳态状态时，输出变为VDD2，SR1＝SR2＝V＝VDD2，且G1＝G2＝0。这个亚稳态被俘获在互斥体内部，直到其被消除，在这之后，G1提供其输出。图7a-7b中示出另一种已知的存储器电路700，其中，图7a表示电路，而图7b表示电路操作的各个方面。该电路700包括与异步电路706一起操作的持续锁存器701。该存储器电路700创建用于检查输入的时间窗口。这里的持续锁存器701包括与反相器702和与门704组合的互斥体400。互斥体400授权输出中的一个G2，in_pers是持续输出，意味着它是由互斥体400“锁定”的值。授权输出的另一个G1未被使用。其输出当等待输入信号变成高电平的同时为高电平，其反相使得R1变为低电平。在发生这种情况后，G1变为低电平，并且作为输入信号的持续版本的G2将变为高电平并停留在高电平，直到请求2go信号消失。持续锁存器701的持续输出in_pers被发送到异步电路706，异步电路706然后向与门704发送触发信号标记为“go”并且可选地称为GO信号以用于解锁互斥体400。输出G2“in_pers”处于循环中，因此在异步电路706使用它之前保持断言状态。存储器电路700用于创建毛刺信号的受控稳定版本。图7a的电路的操作在图7b中显示。在输入端IN处接收的信号在时间窗口708的整个过程中被“查找”。在此时间窗口之外，输入信号IN的状态被忽略。当期望检查IN信号的正沿或电平时，异步电路706输出被置位为第一逻辑值例如“1”或“真”的GO信号。由于互斥体400的R1输入变为低电平，因此“IN”的上升沿解锁互斥体400。然后，“in_pers”信号变为1并保持在那里，直到异步电路706使go信号GO切换状态这里从“1”或“真”变为“0”或“假”。一旦go信号被置位，它就与输入信号“IN”无关。因此，电路700创建用于检查毛刺输入的沿或电平的时间窗口。IN信号的改变将在其在窗口708期间发生时起作用；并且类似地，如果在GO信号窗口变为真之前IN信号已经变为真，那么一旦GO信号变为真，则IN信号的变化将起作用。因此，存储器电路700可以操作以用于正在到来的“电平”锁存器以及正在到来的“沿”触发器。来自异步电路706的GO信号确定窗口708的开始。GO信号的时序还优选地确定窗口708的最大持续时间。窗口708的结束由IN的上升沿或者由GO信号的下降沿引起，如果在窗口708的时间段期间没有IN信号，GO信号的下降沿关闭窗口708。当它发生时，IN的上升沿引起互斥体R1的下降沿，这消除了锁定并产生了互斥体G1的下降沿，这导致互斥体G2上升，因为互斥体R2由GO信号置位。目前大多数设备都使用同步电路，但异步电路有可能更快，功耗更低，并提供更好的模块化。异步电路是连续的数字逻辑电路，它不受时钟电路或全局时钟信号控制，而是使用表示由数据传输协议指定的指令和操作的完成的信号来控制。为了处理状态的高速变化，希望避免使用时钟，使得可以降低功耗和电磁干扰。还希望创建对亚稳态事件稳健的存储元件。本发明人已经确定并且实现了对未被时钟控制的存储元件的新需求，而且存储元件还表现出其输出从置位功能的前沿直到复位功能的前沿期间持续为真的行为，而不管置位和复位功能在它们相应的前沿中的每个被检测到时所处的状态。在优选实施例中，本公开的存储元件可以是双稳态多谐振荡器，其可以接收两个或更多个输入并保持逻辑状态。本公开并非排他性地应用于两个多谐振动器中的一个，而是也可以应用于具有多于两种状态的逻辑元件。然而，为了说明的目的，我们将参考接收“置位”输入信号和“复位”输入信号的存储元件，输入信号用于将所存储的逻辑状态的值置位为真或假这些状态也分别被称为1和0。一般而言，逻辑状态的标签可以被交换，因此，在公开涉及“1”和“0”的情况下，只要所选择的惯例被一致地应用，就可以交换符号。更详细地说，发明人已经确定了对异步锁存器的需要，并且该锁存器遵循下面的真值表以及作为需求的固有部分的注释和条件：图8示出根据实现这些需求的本公开的实施例的存储元件800。该电路包括持续锁存器网络802和异步电路网络804。持续锁存器网络802用于在信号被路由到异步逻辑网络804之前清理原始输入，消除任何毛刺并且解决任何时序问题。锁存器网络802包括多个持续锁存器，其输出814反映输入803的状态，如下面更详细讨论的。多个持续锁存器可以包括对于输入的上升沿的第一持续锁存器和对于该输入的下降沿的第二持续锁存器。逻辑网络804是异步的。它从持续锁存器接收“持续”输出814，并提供多个触发命令信号816，也称为GO信号816，作为持续锁存器的控制输入。多个触发命令信号816包括与多个持续锁存器中的每个持续锁存器有关的至少一个触发命令信号。异步逻辑网络804还经由输出节点812提供输出810。输出810用作存储元件的输出，其值如本文讨论的取决于正在到来的信号803。在优选实施例中，存储元件电路800接收置位信号和复位信号，并且锁存器网络802包括持续锁存器阵列，每个持续锁存器包括对于每个输入信号的上升沿和下降沿的单独的持续锁存器，并且每个持续锁存器接收来自异步电路804的GO输入。在图9中示出了锁存器网络802的实施例。该电路900包括充当与输入信号有关的多个持续锁存器的部件。这里有两个输入，以及与每个输入相关联的一对持续锁存器，当检测到输入信号的相应上升沿和下降沿时，每一对持续锁存器提供持续输出。输入包括置位输入906和复位输入908。当检测到置位输入906的上升沿时，第一持续输出910s_r_pers变为真；当检测到置位输入906的下降沿时，第二持续输出912s_f_pers变为真；当检测到复位输入908的上升沿时，第三持续输出914r_r_pers变为真；并且当检测到复位输入908的下降沿时第四持续输出916r_f_pers变为真。持续锁存器由与以上关于图7a-7b所示的示例所描述的部件相似的部件形成；即一组反相器Y1，Y2，Y3940,942,944，与上述互斥体400类似的一组互斥元件X1930，X2932，X3934，X4936，以及一组与门Y5950，Y7952，Y9954，Y11956。请注意，在每对持续锁存器内，有一个将不会有反相器。该对中的一个将接收来自反相器输出端的输入，并且其互补将与反相器的输入共享输入，参见例如，由反相器Y1,940的输出提供的或门Y4,960的输入以及由反相器Y1,940的输入提供的或门Y6,962的输入，以及类似地由反相器Y2,942的相应输出和输入提供的或门Y8,964和Y10,966的输入。持续锁存器网络900还接收一组触发命令信号，GO信号920、922、924、926，用于持续锁存器中的每一个。每个持续锁存器创建持续输出，以指示当且仅当GO信号在持续锁存器的输入端处被看到时相应输入的条件满足相关GO信号名称的条件。然后持续输出将保持在该状态，直到GO信号被移除，从而指示异步逻辑已经看到并对其起作用。电路900还接收负复位信号NRST，904。这用于指示上电复位后持续锁存器的启动条件。当它处于第一逻辑状态时，例如1，意味着没有复位，四个与门Y5950、Y7952、Y9954和Y11956的输入保持高电平，从而允许异步电路将相应的GO信号920、922、924、926传递到互斥体单元930、932、934、936中。在该示例中，反相器Y3944的输出与处于低电平的NRST信号相反，因此在无复位状态下，对通过或门Y4960、Y6962、Y8964、Y10966没有影响。然而，当电路正被复位时，负复位信号NRST904处于其两个逻辑状态中的另一个，在该示例中为0，这意味着反相器Y3,944的输出是1，并且因此互斥元件X1930、X2932、X3934和X4936的R1输入全部保持高电平，从而表明感兴趣的信号不是真。例如，这给X1930提供了无变化的R1输入，好像置位为假似的。这会导致G1在所有四个互斥体单元上都为真，并且在所有四种情况下为持续锁存器输出的G2将被置位为零。因此，上述电路提供了观察由来自异步逻辑电路804的GO信号控制的置位和复位功能的序列的能力。系统800还提供控制GO信号的异步电路804。异步电路804指定状态转换序列，这确保了即使置位信号和复位信号在所有用例中重叠，电路的输出信号也总是在置位信号的上升沿处开始并总是在复位信号的上升沿处下降。应该认识到，该行为可以实现许多不同的状态转换，并且对于每个状态转换序列，存在可以用于实现每个期望的序列的许多不同的逻辑元件的布置。为了描述的清楚，下面将讨论一些实施例。图10示出了对于图8所示的异步电路804的第一示例状态转换图，其可以提供图9的GO信号920、922、924和926。图10的图还示出了输出1002和内部状态变量CSC，该内部状态变量CSC被插入以确保符合完整的状态编码属性以消除冲突状态。在图10的状态转换图的符号中，信号末尾的加号表示信号正在上升，而信号末尾的减号表示信号正在下降。状态转换图包括令牌1006，令牌1006在事件发生时围绕状态转换图逆时针移动。通过观察进入异步电路804的持续输出和来自异步电路804的GO信号的序列，可以看到状态转换被组织以确保特定的序列。在这个示例中，序列是s_r_pers上升，r_f_pers上升然后下降，r_r_pers上升然后s_r_pers下降，然后是s_f_pers上升然后下降，最后r_r_pers下降。尽管原始置位和复位信号可能确实重叠，但是可以保持该序列的原因在于，持续锁存器输出由其相应的GO信号终止，该GO信号在被看到已经上升时立即被丢弃dropped。该序列也在图11的波形中示出。在此可以看出，输出信号1002始终在置位信号906的上升沿处开始并在复位信号908的上升沿处下降。状态图操作也可以通过图12的时序图看到它的依赖关系，图12仅显示了持续信号。图12的时序图中的箭头说明了异步状态机序列以及连续事件必须发生的顺序。一旦持续锁存器的置位信号的上升沿的输出被看到变为高电平，则输出1002变为高电平。然后系统在确定复位的上升沿之前确保存在复位的低电平部分；这发生在图12中所示的点1202处。此时，输出1002被丢弃。类似地，系统确保在其允许检测置位功能的上升沿之前存在置位功能的低电平部分，在这个时间处，系统再次看到置位功能的上升沿并然后再次升高输出。该状态转换序列可以通过任何合适的逻辑元件布置来合成。图13示出了适用于实现参考图10-12所示的状态转换序列的异步电路1300的一个示例实施例。如果仔细地遵循图13中的逻辑，将会看到它创建与图10的状态转换图所创建的相同的操作序列。异步电路1300包括布尔逻辑门1302的集合，该布尔逻辑门1302以提供所需功能的方式连接。负复位信号904用于确保令牌1006在复位后的操作开始时处于正确状态。应该认识到，可以构建执行相同功能的其他逻辑电路。如上所述，可以有提供所需的功能的不同的状态转换序列。在图14中示出了合适的状态序列的替代实施例，图15中示出了用于状态序列实现的合适的异步电路。将认识到，图15的异步电路仅仅是用于实现图14的状态转换图的适当电路的一个示例，其本质上仅仅是实现本公开的功能的一个合适的示例。图14的状态转换图的状态与之前所示的类似。状态s_r_pers+检测到置位信号的上升沿，然后当检测到置位信号的上升沿时输出变为高电平。状态916r_f_pers+检测到在复位变为高电平之前存在复位的低电平部分。状态914r_r_pers+检测到复位信号的上升沿，然后在检测到复位的上升沿时输出信号1002变为低电平。状态922go_s_f-依次复位互斥体检测器，然后状态912s_f_pers+检测到在该置位被置位为高电平之前存在该置位的低电平部分。可以看出，该状态转换图不需要附加的CSC分量，并且在输出信号1002的上升和下降之间存在最小的门延迟，与图9-11的实施例相比，其将待被置位的脉冲宽度最小化。此外，如图15所示，在合成电路中不需要任何复位功能nrst。类似于图13的合成电路，图15的异步电路1500包括提供图14的状态转换图的功能的一组逻辑门1502。根据本公开，持续锁存器将在它们相应的GO信号被置位并且输入变为真时或者当GO信号被置位时信号已经为真时将它们的输出置位。这意味着信号不必等待沿来知道信号已经准备好等待相反沿，而只需要看到它的电平即可。这允许以清晰和简单的方式定义观察序列，并且意味着无论原始置位和复位信号的重叠状况如何，每个沿都被捕获。提供所需功能的异步电路与本公开所示的持续锁存器阵列的组合实现了锁存器，该锁存器未被时钟控制，但也表现出以下行为：无论置位和复位功能在它们前沿的每一个被检测到时所处状态如何，锁存器输出从置位功能的前沿到复位功能的前沿期间都为真。本公开的改进的存储元件可以用于提供RS锁存器功能，其对于置位和复位功能可能重叠的所有情况都是稳健的，并且更一般地在输入信号可以重叠的情况下提供改进的逻辑功能。这对锁存器可能被期望非常迅速地改变其状态的使用情况具有特殊的适用性，并因此提供了对技术的改进。可以应用本公开的一个示例区域在具有由存储元件驱动的半桥电路的开关模式电源SMPS的领域中。图16显示了这样的电路的示例。这是降压转换器1600，其将高输入电压Vin1602转换为在节点1604处看到的驱动负载1606的输出电压Vout。半桥电路包括高压侧开关1608和低压侧开关1610，开关被选择性地操作以控制提供给能量存储元件1612的能量，在这种情况下该能量存储元件1612是电感器。高压侧开关1608和低压侧开关1610的操作由控制器1614控制，该控制器1614提供脉宽调制控制信号，该控制信号用于控制高压侧开关1608和低压侧开关1610的占空比以调节提供给负载1606的输出电压。高压侧驱动器包括放大器1616，其输入由RS触发器1618“SR_LATCH”的输出提供，RS触发器的置位S和复位R输入由通过控制器1614提供的相应的脉宽调制控制信号PWM_SET1622和PWM_RESET1624来提供。PWM_SET1622和PWM_RESET1624的电平转换利用置位开关器件SW_SET1626和复位开关器件SW_RST1628与相应的电阻器RSET1630和RRST1632来提供。低压侧开关1610由放大器1634驱动，该放大器从控制器1614接收单独的脉宽调制控制信号PWM_L1620。这种转换器1600的详细操作是众所周知的，且在本文中将不再详细讨论。高压侧驱动器包括开关、电阻器、存储元件和放大器。最近，宽带隙半导体材料已经在用于功率电子器件应用中的开关器件和晶体管方面引起人们的注意，最主要的示例是亚硝酸镓GaN。当半桥的晶体管1608、1610由GaN制造时，它们都必须是N型场效应晶体管，这意味着高压侧驱动器也必须将来自控制器的输出驱动转换为高压侧驱动器在其处进行操作的更高的电平。高压侧驱动器接地通常处于相对高的电压，但是，对于该高压侧驱动器的脉宽调制PWM信号处于低电压。因此需要高电压电平移位器来使这个高压侧驱动器正常工作。由于高dVdT噪声和高频操作，GaN高压侧驱动器通常使用隔离式电平移位器，但使用隔离式电平移位器会导致高成本，因为它必须包含用于隔离的变压器。因此，期望的是使用传统的电平移位器而不需要用于使用GaN晶体管的变压器。传统的电平移位器使用电流脉冲进行电平移动；具有脉宽调制信息的电流脉冲通过高压侧驱动器。在这个事件期间，有许多外部寄生器会产生这种信息的延迟，这种延迟在正常操作期间引起异常功能，并且这种异常功能可能导致整个系统的灾难性故障。电流脉冲被解码以置位和复位信号，并且这些信号进入逻辑块。这通常使用标准的RS触发器完成。然而，对于GaN类型的SPMS，开关频率显著增加，并且高压侧驱动器接通时间可能变得实际上小于置位或复位脉冲本身的宽度。因此，在置位或复位功能重叠的情况下，不能保证对于所有可能的步骤的RS触发器的输出。图17示出了根据本公开的降压转换器1700。这与图16的转换器1600类似，除了图16的RS触发器1618被包括根据本公开的存储元件诸如图8中所示的存储元件的“智能锁存器”1702代替。这具有许多优点。因为不需要要求置位和复位信号不重叠，所以可以使用较慢的逻辑和较慢的电平移位器来为GaN高压侧晶体管提供驱动。这允许对置位和复位信号的硅CMOS驱动，其中置位和复位功能不需要足够窄以避免重叠。可以对上述内容进行各种改进和修改，而不脱离本公开的范围。

权利要求：1.一种存储元件，其被布置成：接收包括第一输入和第二输入的多个输入，其中，所述第一输入和第二输入中的每一个包括数字信号，所述数字信号能够经由第一沿和第二沿在第一状态与第二状态之间转换，所述第一沿触发从所述第一状态到所述第二状态的转换，所述第二沿触发从所述第二状态到所述第一状态的转换；保持基于所述多个输入的逻辑状态；以及提供表示所保持的逻辑状态的输出；所述存储元件包括电路，所述电路布置成使得所述逻辑状态在所述第一输入的第一沿和所述第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管所述第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。2.根据权利要求1所述的存储元件，其中，所述电路包括多个持续锁存器和异步逻辑电路；其中：所述多个持续锁存器针对每个输入的第一沿和第二沿中的每一个提供持续输出；每个持续锁存器被布置成接收来自所述异步逻辑电路的输入触发命令，所述输入触发命令控制时间窗口的打开和关闭，在所述时间窗口的整个过程中所述持续锁存器查找输入信号；以及所述异步逻辑电路提供状态序列，由此所述逻辑状态在所述第一输入的第一沿与所述第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管所述第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。3.根据权利要求2所述的存储元件，其中，所述多个持续锁存器包括与第一输入信号和第二输入信号中的每一个相关联的一对持续锁存器，所述一对中的第一成员提供当所关联的输入信号的第一沿被接收时变为第一逻辑值的持续输出，而所述一对中的第二成员提供当所关联的输入信号的第二沿被接收时变为第二逻辑值的持续输出。4.根据权利要求1所述的存储元件，其中，所述第一输入和第二输入中的一个包括置位信号，而所述第一输入和第二输入中的另一个包括复位输入。5.根据权利要求4所述的存储元件，其中，所述第一沿和第二沿中的一个包括上升沿，并且所述第一沿和第二沿中的另一个包括下降沿。6.一种用于电源电路的高压侧驱动器，所述高压侧驱动器包括存储元件，所述存储元件保持逻辑状态并提供表示所述逻辑状态的输出，并且该输出被用作用于高压侧开关元件的控制信号；其中，所述存储元件被布置成：接收包括第一输入和第二输入的多个输入，其中，所述第一输入和第二输入中的每一个包括数字信号，所述数字信号能够经由第一沿和第二沿在第一状态与第二状态之间转换，所述第一沿触发从所述第一状态到所述第二状态的转换，所述第二沿触发从所述第二状态到所述第一状态的转换；保持基于所述多个输入的逻辑状态；以及提供表示所保持的逻辑状态的输出；所述存储元件包括电路，所述电路布置成使得所述逻辑状态在所述第一输入的第一沿和所述第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管所述第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。7.根据权利要求6所述的高压侧驱动器，其中，所述电路包括多个持续锁存器和异步逻辑电路；其中：所述多个持续锁存器针对每个输入的第一沿和第二沿中的每一个提供持续输出；每个持续锁存器被布置成接收来自异步逻辑电路的输入触发命令，该输入触发命令控制时间窗口的打开和关闭，在所述时间窗口的整个过程中所述持续锁存器查找输入信号；以及所述异步逻辑电路提供状态序列，由此所述逻辑状态在所述第一输入的第一沿与所述第二输入的第一沿之间的时间段的整个过程中保持在第一逻辑值处，而不管所述第一输入和第二输入两者在它们相应的第一沿中的每个被检测到时所处的状态。8.根据权利要求7所述的高压侧驱动器，其中，所述多个持续锁存器包括与第一输入信号和第二输入信号中的每一个相关联的一对持续锁存器，所述一对中的第一成员提供当所关联的输入信号的第一沿被接收时变为第一逻辑值的持续输出，而所述一对中的第二成员提供当所关联的输入信号的第二沿被接收时变为第二逻辑值的持续输出。9.根据权利要求6所述的高压侧驱动器，其中，所述第一输入和第二输入中的一个包括置位信号，而所述第一输入和第二输入中的另一个包括复位输入。10.根据权利要求9所述的高压侧驱动器，其中，所述第一沿和第二沿中的一个包括上升沿，并且所述第一沿和第二沿中的另一个包括下降沿。11.根据权利要求6所述的高压侧驱动器，其中，所述高压侧开关是GanFET。

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