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申请/专利权人：灿芯半导体(上海)股份有限公司

摘要：本发明公开了应用于高速SARADC的逻辑电路，包括若干个电容组成的DAC开关电容阵列，所述DAC开关电容阵列连接有DAC控制电路，所述DAC控制电路连接有比较器，比较器连接有时钟采样模块和延时控制模块，所述DAC控制电路由于若干个锁存器latch组成，其特征在于，具体包括：I0、I1、I2、I3、I4、I11，以及逻辑单元。本发明的延时控制逻辑为上电进行一次，调整完成其配置就固定，这样能够将PVT的对延时影响最大的process变量包含进去，而通过合适的时间裕量来容忍voltage以及temperature的影响，这样就避免了在正常工作中去调整延时单元导致的错误。

主权项：1.应用于高速SARADC的逻辑电路，包括M路相同的子ADC电路SAR0到SARM-1并行，其输入模拟信号为相同的差分输入信号Vip，Vin；其输入采样时钟分别为CKS0到CKSM-1；每个子ADC输出n位的数据信号分别为DO_0n-1:0到DO_M-1n-1:0；每个子ADC的SAR延时检测位可以标记当前子ADC是否存在亚稳态，记为亚稳态标志位meta，每个子ADC输出亚稳态标志位meta0到metaM-1n-1:0，所有子ADC的输出数据以及亚稳态标志位都连接到校准及延时控制模块ILOG；ILOG输出多路子ADC的输出信号DOUT_0n-1:0到DOUT_M-1n-1:0；所属子ADC包括若干个电容组成的DAC开关电容阵列，所述DAC开关电容阵列连接有DAC控制电路，所述DAC控制电路连接有比较器，比较器连接有时钟采样模块和延时控制模块，所述DAC控制电路由于若干个锁存器latch组成，其特征在于，具体包括：I0、I1、I2、I3、I4、I11，以及逻辑单元；所述I0为顶板采样开关DAC，用于实现顶板采样并将SARADC逻辑电路的数字控制逻辑转换到模拟，ADC的输入信号Vip，Vin通过开关Sip，Sin连接到电容阵列的顶板以及比较器I1的模拟输入信号；所述I1为比较器，其输入端连接到I0的电容顶板；所述I2为延时单元delaycell，用于将valid信号加上延时，其中延时的档位由延时单元delay_ctl2:0来控制；所述I2连接时钟CMP_CK；所述I3为与非门电路；所述I4为反相器电路；所述逻辑单元包括I5、I6、I7、I8、I9、I10，所述逻辑单元用于将每次比较器的结果逐个存储，并产生DAC的控制信号CTL以及ADC最终的输出Doutn-1，0；所述I11为D触发器；所述比较器的输出经过I3产生比较完成信号valid给到I2，在delay_ctl2:0档位的控制下生成比较器的时钟信号CMP_CK然后送到比较器的时钟端；所述比较完成信号valid同时给到SAR逻辑单元I5至I10，SAR逻辑单元产生DAC控制信号给到电容阵列的底板开关S0d-Snd以及S0u-Snu；SAR逻辑单元同时产生ADC的输出信号Doutn-1，0，最后一个SAR逻辑单元的下一位使能信号EN_N输出ENn信号连接到I11的数据端D端中，I11的时钟端CK端连接相邻通道的采样时钟CKSm-1作为时钟来锁存,I11的正输出端Q端输出该子ADC的亚稳态标志位metam。

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