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一种低开销容忍三节点翻转自恢复的抗辐射加固锁存器 

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申请/专利权人:安徽理工大学

摘要:一种低开销容忍三节点翻转自恢复的抗辐射加固锁存器,属于集成电路技术领域,涉及,解决现有技术存在的面积开销高、稳定性差的问题;存储单元每个DICE单元的一个输出节点连接至公共节点,每个DICE单元的另一个输出节点连接至下一个DICE单元输入节点,构成了三个反馈互锁环路,实现了数据的存储和容忍三节点翻转且自恢复的能力,锁存器面积小,对高阻态不敏感,性能更稳定;采用时钟门控技术,避免了在透明期产生反馈互锁环路和电流竞争,降低锁存器在透明期功耗;在透明期输出节点直接由输入节点通过第七传输门驱动,降低了锁存器在透明期传输延迟;输出单元采用钟控反相器实现,从存储单元到输出单元经过的电路元器件的数量少,降低了锁存器延迟。

主权项:1.一种低开销容忍三节点翻转自恢复的抗辐射加固锁存器,其特征在于,包括:输入单元、存储单元、输出单元;所述的输入单元分别与第一DICE单元(11)、第二DICE单元(12)、第三DICE单元(13)的输入节点连接,所述的输入单元还与输出单元的输出节点连接;所述的存储单元包括:第一DICE单元(11)、第二DICE单元(12)、第三DICE单元(13);第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23);所述的第一DICE单元(11)、第二DICE单元(12)、第三DICE单元(13)的第一个输出节点通过公共节点(N7)连接在一起;所述的第一DICE单元(11)的第二输出节点(N1b)与第一钟控反相器(21)的输入节点连接,第一钟控反相器(21)的输出节点与第二DICE单元(12)的第二输入节点(N4)连接;第二DICE单元(12)的第二输出节点(N3b)与第二钟控反相器(22)的输入节点连接,第二钟控反相器(22)的输出节点与第三DICE单元(13)的第二输入节点(N6)连接;第三DICE单元(13)的第二输出节点(N5b)与第三钟控反相器(23)的输入节点连接,第三钟控反相器(23)的输出节点与第一DICE单元(11)的第二输入节点(N2)连接;所述的公共节点(N7)与输出单元的输入节点连接;所述的输入单元包括:第一传输门(31)、第二传输门(32)、第三传输门(33)、第四传输门(34)、第五传输门(35)、第六传输门(36)、第七传输门(37);所述的第一DICE单元(11)的第一输入节点(N1)与第一传输门(31)的输出节点连接,第一DICE单元(11)的第二输入节点(N2)与第二传输门(32)的输出节点连接;所述的第二DICE单元(12)的第一输入节点(N3)与第三传输门(33)的输出节点连接,第二DICE单元(12)的第二输入节点(N4)与第四传输门(34)的输出节点连接;所述的第三DICE单元(13)的第一输入节点(N5)与第五传输门(35)的输出节点连接,第三DICE单元(13)的第二输入节点(N6)与第六传输门(36)的输出节点连接;所述的第七传输门(37)的输出节点与输出单元的输出节点连接;所述的输出单元包括:第四钟控反相器(24);所述的第七传输门(37)的输出节点与第四钟控反相器(24)的输出节点连接,第四钟控反相器(24)的输入节点与公共节点(N7)连接在一起;当锁存器处于透明期时,此时第一传输门(31)、第二传输门(32)、第三传输门(33)、第四传输门(34)、第五传输门(35)、第六传输门(36)、第七传输门(37)均处于导通状态,第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23)、第四钟控反相器(24)均处于关断状态;输入节点(D)通过第一传输门(31)、第二传输门(32)将数据传输至第一DICE单元(11)的第一输入节点(N1)以及第二输入节点(N2),通过第三传输门(33)、第四传输门(34)将数据传输至第二DICE单元(12)的第一输入节点(N3)以及第二输入节点(N4),通过第五传输门(35)、第六传输门(36)将数据传输至第三DICE单元(13)的第一输入节点(N5)以及第二输入节点(N6),第一DICE单元(11)、第二DICE单元(12)、第三DICE单元(13)分别再将数据传输至第二输出节点(N1b)、第二输出节点(N3b)、第二输出节点(N5b)以及公共节点(N7);输入节点(D)通过第七传输门(37)将数据传输至输出节点(Q),此时由于第四钟控反相器(24)处于关断状态,输出节点(Q)只能由输入节点(D)驱动;当锁存器处于锁存期时,此时第一传输门(31)、第二传输门(32)、第三传输门(33)、第四传输门(34)、第五传输门(35)、第六传输门(36)、第七传输门(37)均处于关断状态,第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23)、第四钟控反相器(24)均处于导通状态;由于第七传输门(37)处于关断状态,输出节点(Q)由锁存器内部公共节点(N7)通过第四钟控反相器(24)驱动;此时由第一DICE单元(11)、第二DICE单元(12)、第三DICE单元(13)进行数据保持。

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