申请/专利权人：灿芯半导体(上海)股份有限公司

申请日：2022-01-14

公开（公告）日：2024-06-11

公开（公告）号：CN114374391B

主分类号：H03M1/46

分类号：H03M1/46

优先权：

专利状态码：有效-授权

法律状态：2024.06.11#授权;2022.05.06#实质审查的生效;2022.04.19#公开

摘要：本发明公开了一种高速SARADC电路，包括：电容DAC阵列、比较器、REF电路、时钟逻辑电路和数据逻辑电路，所述REF电路连接所述电容DAC阵列；所述电容DAC阵列连接所述比较器的两个输入端；所述比较器连接所述时钟逻辑电路和数据逻辑电路；所述时钟逻辑电路输出比较器时钟给所述比较器；所述数据逻辑电路输出DAC控制信号给所述电容DAC阵列；所述数据逻辑电路在N位DFF单元的基础上增加额外M位DFF单元，同时在N位数据处理单元的基础上额外增加M位数据处理单元，N、M均为正整数。本发明通过自动调节电路延时以及参考电压电路的电流使得异步SARADC在PVT下速度以及性能都能保持稳定，且降低功耗。

主权项：1.一种高速SARADC电路，其特征在于，包括：电容DAC阵列、比较器、REF电路、时钟逻辑电路和数据逻辑电路，所述REF电路连接所述电容DAC阵列；所述电容DAC阵列连接所述比较器的两个输入端；所述比较器连接所述时钟逻辑电路和数据逻辑电路；所述时钟逻辑电路输出比较器时钟给所述比较器；所述数据逻辑电路输出DAC控制信号给所述电容DAC阵列；其中，所述数据逻辑电路在N位DFF单元的基础上增加额外M位DFF单元，同时在N位数据处理单元的基础上额外增加M位数据处理单元，N、M均为正整数；每位所述DFF单元与对应的数据处理单元连接；所述数据逻辑电路包括接收采样时钟CKS的延迟控制模块；M位DFF单元的M位输出连接所述延迟控制模块的输入端；每位所述数据处理单元连接所述比较器；N位数据处理单元的电容DAC控制输出CTL端连接所述电容DAC阵列；所述延迟控制模块分别连接所述REF电路和时钟逻辑电路；所述时钟逻辑电路包括非门、第一与非门、第二与非门和延时单元；所述非门的输入端接采样时钟CKS；所述第一与非门的两个输入端连接所述比较器；所述第一与非门的输出端连接N+M位DFF单元；所述非门的输出端、第一与非门的输出端以及M位DFF单元的共同相接端连接所述第二与非门的三个输入端；所述第二与非门的输出端连接所述延时单元的输入端；所述延时单元的输出端连接所述比较器；所述延时单元连接所述延迟控制模块；所述REF电路包括：CurrentDAC和REFbuffer，所述CurrentDAC连接所述延迟控制模块和REFbuffer；所述REFbuffer连接所述电容DAC阵列；其中，REF电路为参考电平驱动电路，CurrentDAC为电流型数模转换器，REFbuffer为参考电压驱动电路。

全文数据：

权利要求：

百度查询： 灿芯半导体(上海)股份有限公司 一种高速SAR ADC电路

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