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申请/专利权人：北京时代民芯科技有限公司;北京微电子技术研究所

摘要：本发明公开了一种低单粒子敏感性的抗SEU存储单元电路，包括：存储电路、反馈电路和存取电路；存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问。针对低纳米工艺下的单粒子翻转问题，该结构保证了至少两个节点不发生翻转，并通过反馈回路将翻转节点恢复，实现了单节点翻转SE‑SNU全加固能力。当发生多节点翻转时，考虑两节点发生电荷共享效应被打翻而使得单元翻转的情况，电路具有更少的敏感节点对，是常用加固结构DICE单元敏感节点对数的一半，具有更低的单粒子敏感性，可有效缓解单粒子多节点翻转问题，提高单元的抗辐射能力。

主权项：1.一种低单粒子敏感性的抗SEU存储单元电路，其特征在于，包括：存储电路、反馈电路和存取电路；存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在抗SEU存储单元电路的存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问；存储电路，包括PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4；反馈电路，包括PMOS晶体管P3、PMOS晶体管P4、NMOS晶体管N5、NMOS晶体管N6；存取电路，包括NMOS晶体管N7和NMOS晶体管N8；其中，PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4的源端接电源电压，NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N5、NMOS晶体管N6的源端接电源地；NMOS晶体管N7源端连接位线BL，NMOS晶体管N7漏端连接存储节点Q；NMOS晶体管N8源端连接位线BLB，漏端连接存储节点QB；字线WL连接并控制NMOS晶体管N7和NMOS晶体管N8的栅端，完成对抗SEU存储单元电路的读写操作；NMOS晶体管N1的漏端节点为存储节点Q，该节点同时连接NMOS晶体管N2、PMOS晶体管P2的栅端、NMOS晶体管N5的栅端以及NMOS晶体管N3的源端；NMOS晶体管N2的漏端节点为存储节点QB，该节点同时连接NMOS晶体管N1、PMOS晶体管P1的栅端、NMOS晶体管N6的栅端以及NMOS晶体管N4的源端；存储电路中PMOS晶体管P1的漏端节点为次存储节点Q1，该节点同时与NMOS晶体管N3的漏端相连；存储电路中PMOS晶体管P2的漏端节点为次存储节点Q1B，该节点同时与NMOS晶体管N4的漏端相连；反馈电路中NMOS晶体管N5的漏端为反馈节点S0，该节点同时连接PMOS管P3的漏端和PMOS晶体管P4栅端，此外S0作为反馈节点连接并控制存储电路中NMOS晶体管N4的栅端，NMOS晶体管N6的漏端为反馈节点S1，该节点同时连接PMOS管P4的漏端和PMOS晶体管P3的栅端，此外S1作为反馈节点连接并控制存储电路中NMOS晶体管N3的栅端。

全文数据：一种低单粒子敏感性的抗SEU存储单元电路技术领域[0001]本发明属于存储器电路设计领域，尤其涉及抗单粒子翻转的静态随机存储器SRAM存储单元电路，。背景技术[0002]存储单元是存储电路的基本组成部分，外围电路通过对存储阵列中特定单元的读写操作完成数据的存取访问，单元的可靠性属性直接影响存储器的功能。[0003]随着工艺进入纳米尺寸阶段，晶体管器件尺寸缩减且排列更加紧密，高密度SRAM单元存储数据的节点物理距离变得越来越小，当器件受到外界射线或粒子轰击时，电荷共享效应更加显著，两个或两个以上敏感节点同时收集电荷导致存储单元发生单粒子翻转的概率大大增加。传统的抗单节点翻转的SEU电路级加固技术将会失效，需要寻求新的加固方案来应对加剧的存储单元单粒子翻转问题。[0004]现有电路级的抗SEU加固技术中，通常采用晶体管堆叠或并联以增加敏感节点处的寄生电容或电阻，增加敏感节点翻转所需的临界电荷值，以降低节点对单粒子的敏感性，提尚单兀的单粒子翻转阈值。这种方法的主要缺点是寄生效应会导致读写速度变慢，同时造成较大的面积开销。[0005]另一种加固技术通过引入冗余存储节点，在单粒子入射后保证单元中存在未被打翻的节点通过反馈电路恢复已翻转存储节点的状态。然而这种技术的缺点在于新的节点会带来更多的敏感节点对，发生单粒子多节点翻转问题时，若敏感节点对处理不当时，存储单元可靠性显著降低。发明内容[0006]本发明的技术解决问题:克服现有技术不足，提供一种低单粒子敏感性的抗SEU存储单元电路，该电路不存在寄生电容或电阻引起的读写速度变慢的问题。同时针对先进纳米工艺下的单粒子翻转问题，电路具有单节点翻转的完全免疫能力。针对电荷共享引起的单粒子多节点翻转情形，电路具有更少的敏感节点对，可有效降低单粒子翻转阈值，提升电路的数据存取可靠性。[0007]本发明的技术解决方案为:一种低单粒子敏感性的抗SEU存储单元电路，包括:存储电路、反馈电路和存取电路;存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在抗SEU存储单元电路的存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问。[0008]存储电路，包括PM0S晶体管P1、PM0S晶体管P2、NM0S晶体管Nl、NM0S晶体管N2、NM0S晶体管N3、NM0S晶体管N4;[0009]反馈电路，包括PM0S晶体管P3、PM0S晶体管P4、NM0S晶体管N5、NM0S晶体管N6;[0010]存取电路，包括NM〇S晶体管N7和NM0S晶体管N8;[0011]其中，PM〇S晶体管pi、PM〇S晶体管P2、PM0S晶体管P3、PM0S晶体管P4的源端接电源电压，NMOS晶体管N1、NM〇S晶体管N2、NM0S晶体管N5、NM〇S晶体官N6的源粞按电源地；^[0012]NM0S晶体管N7源端连接位线BL，NM0S晶体管N7漏端连接存储^点IN103晶体^N8源端连接位线BLB，漏端连接存储节点QB;字线WL连接并控制NM〇S晶体管N7和NM0S晶体管N8的栅端，完成对抗SEU存储单元电路的读写操作；~[0013]N10S晶体管N1的漏端节点为存储节点Q，该节点同时连接画的日曰I体管N2、晶体管P2的栅端、NM0S晶体管N5的栅端以及NM0S晶体管N3的源端;NM0S晶体管N2的漏端节^为存储节点QB，该节点同时连接NM0S晶体管Nl、PM0S晶体管P1的栅端、画0S晶体管N6的栅端以及NM0S晶体管N4的源端；_4]存储电路中PM0S晶体管P1的漏端节点为次存储节点Q1，该节点同时与画S晶体管N3的漏端相连;存储电路中PM0S晶体管P2的漏端节点为次存储节点Q1B，该节点同时与画03晶体管N4的漏端相连；[0015]反馈电路中NM0S晶体管N5的漏端为反馈节点S0,该节点同时连接PM〇S管P3的漏端和PM0S晶体管P4栅端，此外S0作为反馈节点连接并控制存储电路中NM0S晶体管N4的栅端，NM0S晶体管N6的漏端为反馈节点S1，该节点同时连接PM0S管P4的漏端和PM0S晶体管P3的栅端，此外S1作为反馈节点连接并控制存储电路中NM0S晶体管N3的栅端。^[0016]当Q节点电压为高电平时，QB为低电压，S0节点为低电平，S1节点为高电平，此时抗SEU存储单元电路存储数据1;当Q节点电压为低电平时，QB为高电平，S0节点处于高电平，S1为低电平，此时抗SEU存储单元电路存储数据0;由于NM0S晶体管N3和NM0S晶体管N4的阈值电压损失，实际存储的1电平是一个略低于电源电压的弱1电平;此外，存储数据1或是数据〇时，Q1和Q1B均为高电平。[0017]抗SEU存储单元电路存储数据1时，存储电路中P1导通，NM0S晶体管N1关闭，由反馈节点S1控制的画0S晶体管N3处于导通状态，故Q稳定在1状态，Q1与Q电平相同；同时NM0S晶体管N2导通，反馈节点S0控制的NM0S晶体管N4截止，因此QB稳定在0电平，Q1B被弱导通的PM0S晶体管P2管维持在高电平;另外，NM0S晶体管N4开启PM0S晶体管P3关闭，S0节点稳定在0电平，NM0S晶体管N6截止同时PM0S晶体管P4导通，S1稳定在高电平;反之，当电路存储数据0时，存储电路中PM0S晶体管P2导通，NM0S晶体管N2关闭，由反馈节点S0控制的NM0S晶体管N4处于导通状态，故QB稳定在1状态，Q1B与QB电平相同；同时，NM0S晶体管N1导通，反馈节点S1控制的NM0S晶体管N3关闭，因此Q稳定在0电平，Q1被弱导通的PM0S晶体管P1管维持在高电平不变;数据1或0可以稳定存储在抗SEU存储单元电路中。[0018]对抗SEU存储单元电路写数据0时，位线BL置为低电平，位线BLB置为高电平且字线WL为高电平，NM0S晶体管N7开启，Q节点被放电至低电平，同时BLB通过NM0S晶体管N8对QB节点充电至高电平，这时反馈电路中Q控制的NM0S晶体管N4关闭，QB控制的NM0S晶体管N6开启，反馈电路中NM0S晶体管N6尺寸大于PM0S晶体管P4,使S1降低致使PM0S晶体管P3开启，将S0充电至高电平，并将PM0S晶体管P4置于截止态;最后NM0S晶体管N4因S0为高被开启，QB所在的通路中PM0S晶体管P2和NM0S晶体管N4导通，NM0S晶体管N2关闭，QB稳定在1电平;Q节点所在的通路中，NM0S晶体管N3因S1变为低电平而关闭，顺0S晶体管N1开启，Q稳定在0电平，从而完成对抗SEU存储单元电路的写0操作；同理，对存储单元写1时，位线BL置为高电平，位线BLB置为低电平，且字线WL为高电平，NM0S晶体管N8开启，QB节点被放电至低电平；同时BL通过麵0S晶体管N7对Q节点充电至高电平，这时反馈电路中QB控制的NM0S晶体管N6关闭，Q控制的NMOS晶体管N4开启，反馈电路中NMOS晶体管N4尺寸大于PMOS晶体管P3,使SO降低从而开启PM0S晶体管P4管，将S1充电至高电平，并将PM0S晶体管P3关闭；最后NM0S晶体管N3因S1为高而被开启，Q所在的通路中PM0S晶体管P1和NMOS晶体管N3导通，NMOS晶体管N1关闭，Q稳定在1电平;QB节点所在的通路中，NMOS晶体管N4因SO变为低电平而关闭，画0S晶体管N2开启，QB稳定在0电平，从而完成对抗SEU存储单元电路的写1操作。[0019]对存储数据1进行读取时，NMOS晶体管N1和NMOS晶体管N2尺寸大于画0S晶体管N7和NMOS晶体管N8,这时BL电平保持不变，BLB经NMOS晶体管N2和NMOS晶体管N8管被放电至较低电平，两位线的电压差由外部灵敏放大器读出，完成抗SEU存储单元电路的读1操作；抗SEU存储单元存储节点Q因NMOS晶体管N3的阈值电压损失，实际存储的1电平是一个略低于电源电压的弱1电平；同理对存储数据0进行读取时，位线BL和BLB被预充电至高电平后，字线WL变为高电平，BL经NMOS晶体管N1和NMOS晶体管N7放电至降低电平，BLB保持不变，BL和BLB两者连接外部灵敏放大器输入端完成读〇操作。[0020]当单粒子事件发生于存储单元中处于截止状态的M0S管，且其漏衬PN结处于反偏状态时，反偏的漏衬PN结将迅速收集单粒子在PN结附近电离产生的电荷，使得漏端电压发生瞬态变化，这一瞬态变化超过存储单元的翻转阈值后会改变存储单元所存储的数据，从而发生SEU现象。[0021]在抗SEU存储单元电路中，构造仅与NMOS管连接的节点作为存储节点，当某一存储节点存储数据0时，该节点不受单粒子影响，处于稳定状态，降低了存储节点对单粒子的敏感性。[0022]PM0S晶体管？12、？3、？4的源端接电源电压为相应工艺下的高电平电源电压。[0023]相应工艺为65nm工艺时，电源电压为1.2V。[0024]本发明相比现有技术具有以下优点：[0025]1本发明所述抗单粒子翻转电路基于以下辐射效应机理：当单粒子事件发生于处于截止状态的M0S管，且其漏衬PN结处于反偏状态时，将发生SEU现象。对于截止状态的PM0S管，其漏端为低电平时，漏端节点收集入射粒子产生的电荷只会发生逻辑o-M的翻转；相反对于截止状态的NM0S，漏端为高电平时，单粒子只能引起逻辑1-〇的翻转。所述处于截止状态的M0S管漏端节点被称为敏感节点。在该抗SEU存储单元电路中，存储节点Q和QB仅与NM0S连接，所以只会发生1-0的翻转，存0时为稳定态。[0026]⑵当发生单节点翻转时，该结构保证了至少两个节点不发生翻转，并通过反馈回路将翻转节点恢复，实现了单节点翻转SE-SNU全加固能力。[0027]3当发生多节点翻转时，考虑两节点发生电荷共享效应被打翻而使得抗SEU存储单元电路翻转的情况，抗SEU存储单元电路中仅存在4对敏感节点对，g卩Q-S0、Q-S1、QB-S0、QB-S1敏感节点对SNP，是常用加固结构DICE单元敏感节点对数的一半，具有更低的单粒子敏感性，可有效缓解单粒子多节点翻转问题，提高存储单元的抗辐射能力。[0028]⑷与具有相同晶体管数目的加固存储单元DICE结构相比，本专利所给出的抗SEU加固存储单元电路存取电路只包含两个晶体管NM0S晶体管N7和NM0S晶体管N8，是前者的一半。在大容量抗辐照静态随机存取存储器的应用中，位线或字线上挂载相同数量的存储单元时，本专利所提出的抗SEU加固存储单元电路对应更小的位线或字线负载，可有效提高存储电路的读写速度。附图说明[0029]图1是本发明具体实施方式—所述的低单粒子敏感性的抗SEU存储单元电路结构图；[0030]图2是本发明具体实施方式一所述的低单粒子敏感性的抗SEU存储单元电路的抗SEU仿真波形。具体实施方式[0031]下面将结合附图对本发明公共的实施方式作进一步详细描述。[0032]本发明公开了一种低单粒子敏感性的抗SEU存储单元电路，包括：：存储电路、反馈电路和存取电路;存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在存储电路发生IS转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问。针对低纳米工艺下的单粒子翻转问题，该结构保证了至少两个节点不发生翻转，并通过反馈回路将翻转节点恢复，实现了单节点翻转SE_SNU全加固能力。当发生多节点翻转时，考虑两节点发生电荷共享效应被打翻而使得单元翻转的情况，电路具有更少的敏感节点对，是常用加固结构DICE单元敏感节点对数的一半，具有更低的单粒子敏感性，可有效缓解单粒子多节点翻转问题，提高单元的抗辐射能力，本发明所述的具体实施方式参照图1。[0033]当单粒子事件发生于存储单元中处于截止状态的MOS管，且其漏衬PN结处于反偏状态时，反偏的漏衬PN结将迅速收集单粒子在pn结附近电离产生的电荷，使得漏端电压发生瞬态变化，这一瞬态变化超过存储单元的翻转阈值后会改变存储单元所存储的数据，从而发生SEU现象。[0034]本发明所述抗SEU存储单元电路基于以下辐射效应机理:对于截止状态的PM0S管，其漏端为低电平时，漏端节点收集入射粒子产生的电荷只会发生逻辑〇-1的翻转;相反对于截止状态的NMOS，漏端为高电平时，单粒子只能引起逻辑1-〇的翻转。[0035]基于辐射效应机理，本专利设计思路如下：在抗SEU存储单元电路中，构造仅与NMOS管连接的节点作为存储节点，这样当某一存储节点存储数据〇时，该节点不受单粒子影响，处于稳定状态，降低了存储节点对单粒子的敏感性。[0036]优选的，如图1示出的本发明实施例中一种低单粒子敏感性的抗SEU存储单元电路中，存储电路中存储节点Q仅连接NMOS管Nl、N3、N7的源或漏端，存储节点QB仅连接NMOS晶体管N4、N2、N8的源或漏端。这样存储节点Q和QB中总有一个存储节点处于稳定状态，降低了存储节点对单粒子的敏感性，此外反馈电路由NMOS晶体管N5、NMOS晶体管N6和PMOS晶体管P3和PM0S晶体管P4构成，用于恢复被翻转的另一存储节点。[0037]图1示出了本发明实施例中一种低单粒子敏感性的抗SEU存储单元电路图，包括：存储电路、反馈电路和存取电路。其中存储电路包括PM0S晶体管P1、PM0S晶体管P2、NM〇S晶体管Nl、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4;反馈电路包括PM0S晶体管P3、PM0S晶体管P4、NM〇S晶体管N5、NM0S晶体管N6;存取电路包括NMOS晶体管N7和NMOS晶体管N8。其中，PM0S晶体管?1、？2氺3、？4的源端接电源电压，醒〇5晶体管犯川2、恥、阳的源端接电源地。[0038]NM0S晶体管N7源端连接位线BL，漏端连接存储节点Q;NM〇S晶体管N8源端连接位线BLB，源端连接存储节点QB;字线WL连接并控制NM〇S晶体管N7和NMOS晶体管NS的極端，完成对抗SEU存储单元电路的读写操作。[0039]存储电路中NM0S晶体管N1的漏端节点为存储节点Q，该节点同时^接励嘯体管N2、PM0S晶体管P2的栅端以及NM0S晶体管N3的源端;NM0S晶体管N2的漏端节点为。存储节点QB，该节点同时连接NM0S晶体管Nl、PM0S晶体管P1的栅端以及NM〇S晶体管N4的源端；[0040]存储电路中PM0S晶体管P1的漏端节点为次存储节点Q1，该节点同时与腦5晶体管N3的漏端相连;存储电路中PM0S晶体管P2的漏端节点为次存储节点Q1B，该节点同时与NM0S晶体管N4的漏端相连；^[0041]反馈电路中NM0S晶体管N5的漏端为反馈节点S0，该节点同时连接PM0S管P3的漏端和PM0S晶体管P4栅端，此外作为反馈节点连接并控制存储电路中匪〇S晶体管财的栅端，NM0S晶体管N6的漏端为反馈节点S1，该节点同时连接PM0S管P4的漏端和PM0S晶体管P3的栅端，此外作为反馈节点连接并控制存储电路中NM〇S晶体管N3的栅端。[0042]本发明公开了一种低单粒子敏感性的抗SEU存储单元电路，包括:存储电路、反馈电路和存取电路。其中存储电路包括PM0S晶体管P1、PM0S晶体管PLNM0S晶体管N1、NM0S晶体管N2、NM0S晶体管N3、NM0S晶体管N4;反馈电路包括PM0S晶体管P3、PM0S晶体管P4、NM0S晶体管N5、NM0S晶体管N6;存取电路包括NM0S晶体管N7和NM0S晶体管N8。其中，PM0S晶体管P1、P2、P3、P4的源端接电源电压一般为相应工艺下的高电平电源电压，典型的65nm工艺下，电源电压为1•2V，NM0S晶体管Nl、N2、N5、N6的源端接电源地。[0043]NM0S晶体管N7源端连接位线BL，漏端连接存储节点Q;NM〇S晶体管N8源端连接位线BLB，源端连接存储节点QB;字线WL连接并控制NM0S晶体管N7和NM0S晶体管N8的栅端，完成对抗SEU存储单元电路的读写操作。其中，字线WL和位线BL、BLB是外部电路对存储单元电路进行访问的端口信号。当字线WL为高时，该存储单元被选中，存储单元通过位线BL和BLB与外部电路传输数据。当WL为低时，存储单元与外部电路断开并保持单元中存储的数据信息。[0044]存储电路中NM0S晶体管N1的漏端节点为存储节点Q，该节点同时连接NM0S晶体管N2、PM0S晶体管P2的栅端、NM0S晶体管N5的栅端以及NM0S晶体管N3的源端;NM0S晶体管N2的漏端节点为存储节点QB，该节点同时连接NM0S晶体管Nl、PM0S晶体管P1的栅端、NM0S晶体管N6的栅端以及NM0S晶体管N4的源端；[0045]存储电路中PM0S晶体管P1的漏端节点为次存储节点Q1，该节点同时与NM0S晶体管N3的漏端相连;存储电路中PM0S晶体管P2的漏端节点为次存储节点Q1B，该节点同时与NM0S晶体管N4的漏端相连；[0046]反馈电路中NM0S晶体管N5的漏端为反馈节点S0，该节点同时连接PM0S管P3的漏端和PM0S晶体管P4栅端，此外作为反馈节点连接并控制存储电路中NM0S晶体管N4的栅端，NM0S晶体管N6的漏端为反馈节点S1，该节点同时连接PM0S管P4的漏端和PM0S晶体管P3的栅端，此外作为反馈节点连接并控制存储电路中N3的栅端。[0047]实施例所示的存储单元的抗SEU能力如下：[0048]当发生单节点翻转时，该结构保证了至少两个节点不发生翻转，并通过反馈回路将翻转节点恢复，实现了单粒子事件的单节点翻转SE-SNU全加固能力。抗SEU存储单元电路是完全对称的结构，如下分析的一种存储状态的单粒子翻转情况也完全适用于存储相反数据的情况。假设抗SEU存储单元电路存储数据1Q=1，QB=0，QB存储〇属于稳定状态，剩卜T点中Q、Q1B、S0和S1都是敏感节点。下面对单个节点发生翻转的每种情况进行分析：[0049]丨）当9点发生1-〇的翻转时，Q控制的NMOS晶体管N2关断PMOS晶体管P2开启；同时NMOS晶体管N4关闭，SO处于浮置状态并保持〇，丽05晶体管N4仍截止，QB保持〇不变;此外S1为1未受到任何影响。NM0S晶体管N3和PM0S晶体管P1都导通并对Q充电最终恢复抗SEU存储单元电路状态。[0050]2若SO受单粒子影响由〇翻转为umos晶体管p4关闭导致31处于浮置态，Q节点仍保持1电平，NM0S晶体管N2保持开启状态;NM〇S晶体管N4因S0的翻转开启，Q1B电平经过画〇s晶体管N4和NM0S晶体管N2管被放电至〇,并不影响qb的电位；同时NM〇s晶体管N4始终处于导通状态很快将S0节点恢复。S1处的翻转情形与S0类似，两者翻转均不会影响存储节点q和qB的状态，最后Q和QB作为反馈电路的输入端恢复S0和31的电位。[0051]3正常工作时Q1B稳定在1状态，由于NM0S晶体管N4保持截止，Q1B处的1-〇翻转对其他节点没有任何影响。需要注意的是该节点的翻转只能通过弱导通的PM0S晶体管P2管恢复，速度很慢，即使Q1B不能恢复到高电平也不会影响抗SEU存储单元电路状态，反而更有利于QB稳定在0状态。[0052]对于多节点翻转，仅考虑两个敏感节点同时被打翻的情况。不同节点对同时发生翻转时抗SEU存储单元电路状态变化分析如下：[0053]1抗SEU存储单元电路存储数据1时，若S0和S1同时翻转，Q和QB保持原值，并通过NM0S晶体管N1和NM0S晶体管N2前向反馈恢复S0和S1。[0054]2正常工作时Q1B稳定在1状态，Q1B处的1-0翻转对其他节点没有任何影响，因此该节点与其他节点同时翻转的组合相当于单节点翻转的情形，抗SEU存储单元电路可恢复。[0055]3Q-S0或Q-S1节点对翻转将导致NM0S晶体管N4、PM0S晶体管P2开启NM0S晶体管N2关闭，这时存0的QB节点被充电到高电平，最终抗SEU存储单元电路整体翻转，这两个节点称为敏感节点对。同理STATE0状态下的敏感节点对QB-S1和QB-S0将造成抗SEU存储单元电路翻转。[0056]综上，本发明所述低单粒子敏感性的抗SEU存储单元电路中共有4对敏感节点，而同样具有单节点翻转免疫能力的DICE单元中共有8对敏感节点，是该结构的两倍。与之相比不但减少了发生多节点同时收集电荷导致丽U的可能性，同时降低了进行抗SEU电路版图设计的复杂度。[0057]采用电路级SEU仿真方法对本实施例一中的抗SEU存储单元电路进行单粒子瞬态响应仿真结果如图2所示，对于分别发生于节点Q、S0、S1和Q1B处的单节点翻转，抗SEU存储单元电路均能保持其所存的数据1。当S0和S1节点同时发生翻转时，抗SEU存储单元电路存储数据仍不发生变化。此外，对本专利实施例所述的低单粒子敏感性抗SEU存储单元版图建立3D物理模型仿真结果显示其单粒子翻转阈值是相同版图设计方法下DICE单元的2.8倍。说明本专利所提出的低单粒子敏感性抗SEU存储单元电路可有效缓解低纳米工艺下的单粒子多节点翻转问题。[0058]在本实施例中，当Q节点电压为高电平时，QB为低电压，S0节点为低电平，S1节点为高电平，此时抗SEU存储单元电路存储数据1。当Q节点电压为低电平时，QB为高电平，S0节点处于高电平，S1为低电平，此时抗SEU存储单元电路存储数据0。由于N3和N4的阈值电压损失，实际存储的1电平是一个略低于电源电压的弱1电平。需要注意的是，无论是存储数据1或是数据〇,在正常状态下（即未受到单粒子翻转的影响），Q1和Q1B均为高电平。这是因为存储数据1时，Q1被充电至高电平，而Q节点的弱1电平引起PM0S晶体管P2管弱导通，可以维持Q1B的高电平状态;存储数据0时，Q1B被充电至高电平，QB节点的弱1电平引起PM0S晶体管P1管弱导通，从而维持Q1节点的高电平。[0059]抗SEU存储单元电路存储数据1时，PMOS晶体管P1导通，NM0S晶体管N1关闭，由反馈节点S1控制的NMOS晶体管N3处于导通状态，故Q稳定在1状态，Q1与Q电平相同；同时顺0S晶体管N2导通，反馈节点S0控制的NM0S晶体管N4截止，因此QB稳定在0电平，Q1B被弱导通的P管维持在高电平。另外，NM0S晶体管N4开启PM0S晶体管P3关闭，S0节点稳定在〇电平，NM0S晶体管N6截止同时PM0S晶体管P4导通，S1稳定在高电平。反之，当抗SEU存储单元电路存储数据0时，PM0S晶体管P2导通，NM0S晶体管N2关闭，由反馈节点S0控制的NM0S晶体管N4处于导通状态，故QB稳定在1状态，Q1B与QB电平相同；同时，NM0S晶体管N1导通，反馈节点S1控制的NM0S晶体管N3关闭，因此Q稳定在0电平，Q1被弱导通的PM0S晶体管P1管维持在高电平不变。综上，数据1或0可以稳定存储在抗SEU存储单元电路中。[0060]对抗SEU存储单元电路写数据0时，位线BL置为低电平，位线BLB置为高电平且字线WL为高电平，存取管开启，Q节点被放电至低电平，同时BLB通过NM0S晶体管N8对QB节点充电至高电平，这时Q控制的NM0S晶体管N4关闭，QB控制的NM0S晶体管N6开启，NM0S晶体管N6尺寸大于PM0S晶体管P4尺寸只晶体管的宽长比），使S1降低致使PM0S晶体管P3开启，将S0充电至高电平，并将PM0S晶体管P4置于截止态。最后NM0S晶体管N4因S0为高被开启，QB所在的通路中PM0S晶体管P2和NM0S晶体管N4导通，NM0S晶体管N2关闭，QB稳定在1电平;Q节点所在的通路中，NM0S晶体管N3因S1变为低电平而关闭，NM0S晶体管N1开启，Q稳定在0电平，从而完成对抗SEU存储单元电路的写0操作。同理，对抗SEU存储单元电路写1时，位线BL置为高电平，位线BLB置为低电平，且字线WL为高电平，NM0S晶体管N7和NM0S晶体管N8开启。QB节点被放电至低电平，同时BL通过NM0S晶体管N7对Q节点充电至高电平，这时QB控制的NM0S晶体管N6关闭，Q控制的NM0S晶体管N4开启，NM0S晶体管N4尺寸大于PM0S晶体管P3，使S0降低从而开启PM0S晶体管P4管，将S1充电至高电平，并将PM0S晶体管P3关闭。最后NM0S晶体管N3因S1为高而被开启，Q所在的通路中PM0S晶体管P1和NM0S晶体管N3导通，NM0S晶体管N1关闭，Q稳定在1电平;QB节点所在的通路中，NM0S晶体管N4因S0变为低电平而关闭，NM0S晶体管N2开启，QB稳定在0电平，从而完成对抗SEU存储单元电路的写1操作。[0061]对存储数据1进行读取时，NM0S晶体管N1和丽0S晶体管N2尺寸大于NM0S晶体管N7和NM0S晶体管N8,这时BL电平保持不变，BLB经NM0S晶体管N2和NM0S晶体管N8管被放电至较低电平，两位线的电压差由外部灵敏放大器读出，完成抗SEU存储单元电路的读1操作。同理对存储数据0进行读取时，位线BL和BLB被预充电至高电平后，字线WL变为高电平，BL经NM0S晶体管N1和NM0S晶体管N7放电至降低电平，BLB保持不变，两者连接外部灵敏放大器输入端完成读0操作。

权利要求：1.一种低单粒子敏感性的抗SEU存储单元电路，其特征在于，包括:存储电路、反馈电路和存取电路;存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在抗SEU存储单元电路的存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问。2.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于:存储电路，包括PMOS晶体管P1、PM0S晶体管P2、NMOS晶体管N1、NM0S晶体管N2、NM0S晶体管N3、NMOS晶体管N4;反馈电路，包括PMOS晶体管P3、PMOS晶体管P4、NMOS晶体管N5、NMOS晶体管N6;存取电路，包括NMOS晶体管N7和NMOS晶体管N8;其中，PMOS晶体管P1、PM0S晶体管P2、PM0S晶体管P3、PM0S晶体管P4的源端接电源电压，NMOS晶体管N1、NM0S晶体管N2、NM0S晶体管N5、NM0S晶体管N6的源端接电源地；NMOS晶体管N7源端连接位线BL，NMOS晶体管N7漏端连接存储节点Q;NMOS晶体管N8源端连接位线BLB，漏端连接存储节点QB;字线WL连接并控制NMOS晶体管N7和NMOS晶体管N8的栅端，完成对抗SEU存储单元电路的读写操作；NMOS晶体管N1的漏端节点为存储节点Q，该节点同时连接NMOS晶体管N2、PM0S晶体管P2的栅端、NMOS晶体管N5的栅端以及NMOS晶体管N3的源端;NMOS晶体管N2的漏端节点为存储节点QB，该节点同时连接丽0S晶体管Nl、PMOS晶体管P1的栅端、匪0S晶体管N6的栅端以及NMOS晶体管N4的源端；存储电路中PMOS晶体管P1的漏端节点为次存储节点Q1，该节点同时与NMOS晶体管N3的漏端相连;存储电路中PMOS晶体管P2的漏端节点为次存储节点Q1B，该节点同时与NMOS晶体管N4的漏端相连；反馈电路中丽0S晶体管N5的漏端为反馈节点S0,该节点同时连接PMOS管P3的漏端和PMOS晶体管P4栅端，此外SO作为反馈节点连接并控制存储电路中麵0S晶体管N4的栅端，NMOS晶体管N6的漏端为反馈节点S1，该节点同时连接PMOS管P4的漏端和PMOS晶体管P3的栅端，此外S1作为反馈节点连接并控制存储电路中NMOS晶体管N3的栅端。3.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于：当Q节点电压为高电平时，QB为低电压，SO节点为低电平，S1节点为高电平，此时抗SEU存储单元电路存储数据1;当Q节点电压为低电平时，QB为高电平，SO节点处于高电平，S1为低电平，此时抗SEU存储单元电路存储数据0;由于NMOS晶体管N3和NMOS晶体管N4的阈值电压损失，实际存储的1电平是一个略低于电源电压的弱1电平;此外，存储数据1或是数据0时，如和Q1B均为高电平。_4.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于:抗SEU存储单元电路存储数据1时，存储电路中P1导通，NM0S晶体管N1关闭，由反馈节点S1控制的NM0S晶体管N3处于导通状态，故Q稳定在1状态，Q1与眺平相同；同时丽03晶体管N2导通，反馈节点S0控制的NM0S晶体管N4截止，因此QB稳定在〇电平，Q1B被弱导通的PM0S晶体管P2管维持在高电平;另外，NMOS晶体管N4开启PM0S晶体管P3关闭，S0节点稳定在〇电平，NM〇S晶体管N6截止同时PM0S晶体管P4导通，S1稳定在高电平;反之，当电路存储数据0时，存储电路中PM0S晶体管P2导通，NM0S晶体管N2关闭，由反馈节点S0控制的NM0S晶体管N4处于导通状态，故QB稳定在1状态，Q1B与QB电平相同；同时，NM0S晶体管N1导通，反馈节点S1控制的NM0S晶体管N3关闭，因此Q稳定在0电平，Q1被弱导通的PMOS晶体管P1管维持在高电平不变;数据1或0可以稳定存储在抗SEU存储单元电路中。5.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于:对抗SEU存储单元电路写数据0时，位线BL置为低电平，位线BLB置为高电平且字线WL为高电平，NM0S晶体管N7开启，Q节点被放电至低电平，同时BLB通过NM0S晶体管N8对QB节点充电至高电平，这时反馈电路中Q控制的NM0S晶体管N4关闭，QB控制的画0S晶体管N6开启，反馈电路中NM0S晶体管N6尺寸大于PM0S晶体管P4,使S1降低致使PM0S晶体管P3开启，将SO充电至高电平，并将PM0S晶体管P4置于截止态;最后NM0S晶体管N4因SO为高被开启，QB所在的通路中PM0S晶体管P2和NM0S晶体管N4导通，NM0S晶体管N2关闭，QB稳定在1电平;Q节点所在的通路中，N10S晶体管N3因S1变为低电平而关闭，NM0S晶体管N1开启，Q稳定在〇电平，从而完成对抗SEU存储单元电路的写0操作；同理，对存储单元写1时，位线BL置为高电平，位线BLB置为低电平，且字线WL为高电平，丽0S晶体管N8开启，QB节点被放电至低电平；同时BL通过NM0S晶体管N7对Q节点充电至高电平，这时反馈电路中QB控制的NM0S晶体管N6关闭，Q控制的NM0S晶体管N4开启，反馈电路中NM0S晶体管N4尺寸大于PM0S晶体管P3,使SO降低从而开启PM0S晶体管P4管，将S1充电至高电平，并将PM0S晶体管P3关闭;最后NM0S晶体管N3因S1为高而被开启，Q所在的通路中PM0S晶体管P1和NM0S晶体管N3导通，NM0S晶体管N1关闭，Q稳定在1电平;QB节点所在的通路中，NM0S晶体管N4因SO变为低电平而关闭，NM0S晶体管N2开启，QB稳定在0电平，从而完成对抗SEU存储单元电路的写1操作。6.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于：对存储数据1进行读取时，NM0S晶体管N1和NM0S晶体管N2尺寸大于NM0S晶体管N7和NM0S晶体管N8,这时BL电平保持不变，BLB经NM0S晶体管N2和NM0S晶体管N8管被放电至较低电平，两位线的电压差由外部灵敏放大器读出，完成抗SEU存储单元电路的读1操作;抗SEU存储单元存储节点Q因NM0S晶体管N3的阈值电压损失，实际存储的1电平是一个略低于电源电压的弱1电平；同理对存储数据0进行读取时，位线BL和BLB被预充电至高电平后，字线WL变为高电平，BL经NM0S晶体管N1和NM0S晶体管N7放电至降低电平，BLB保持不变，BL和BLB两者连接外部灵敏放大器输入端完成读0操作。7.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于：当单粒子事件发生于存储单元中处于截止状态的M0S管，且其漏衬PN结处于反偏状态时，反偏的漏衬PN结将迅速收集单粒子在PN结附近电离产生的电荷，使得漏端电压发生瞬态变化，这一瞬态变化超过存储单元的翻转阈值后会改变存储单元所存储的数据，从而发生SEU现象。8.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单兀电路，其特征在于:在抗SEU存储单元电路中，构造仅与NM0S管连接的节点作为存储节点，当某一存储节点存储数据〇时，该节点不受单粒子影响，处于稳定状态，降低了存储节点对单粒子的敏感性。9.根据权利要求2所述的一种低单粒子敏感性的抗SEU存储单兀电路，其特征在于：PM0S晶体管?1、？2、？3、？4的源端接电源电压为相应工艺下的高电平电源电压。10.根据权利要求9所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于：相应工艺为65nm工艺时，电源电压为1.2V。

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