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龙图腾网恭喜中电科思仪科技股份有限公司申请的专利一种用于示波器的数字校正与补偿电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114487531B 。

龙图腾网通过国家知识产权局官网在2025-05-16发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210068823.2，技术领域涉及：G01R13/02；该发明授权一种用于示波器的数字校正与补偿电路是由刘洪庆;刘永;王生伟;褚晓东;邵成华设计研发完成，并于2022-01-21向国家知识产权局提交的专利申请。

本一种用于示波器的数字校正与补偿电路在说明书摘要公布了：本发明公开了一种用于示波器的数字校正与补偿电路，属于数字技术领域。本发明采用在FPGA内部数字校正与补偿的方式代替传统的模拟器件和软件补偿与校正；可实现数据采集模块ADC的增益、偏置的自动校准，校准精度高、校准速度快，提高了校准的准确性和有效性；数字化方式实现示波器的幅度补偿，可提高示波器带宽和优化幅频响应优化，幅度平坦度达到±1dB；数字化方式实现减噪滤波，可实现20MHz、250MHz、500MHz、1GHz、1.5GHz、2GHz等六种数字滤波档位；数字化方式实现波形重建，示波器最小时基可达5psdiv，数字插值倍数最大2000倍；该发明可扩展应用于更高带宽和更高采样率的示波器中。

本发明授权一种用于示波器的数字校正与补偿电路在权利要求书中公布了：1.一种用于示波器的数字校正与补偿电路，其特征在于：包括校准信号生成模块、模拟前端调理模块、数据采集模块、数字信号处理模块和嵌入式CPU模块；其中，数字信号处理模块是核心模块；校准信号生成模块，被配置为用于产生示波器校准所需要的快沿和正弦信号，信号幅度为500mVpp，快沿信号频率为固定1kHz、正弦波频率为10MHz~2.5GHz、频率调节步进为10MHz；模拟前端调理模块，被配置为用于对实现示波器通道输入信号CH和校准信号进行调理；模拟前端调理模块的输入频率范围为DC~2.5GHz，幅度范围为4mVpp~8Vpp，输出的频率范围为DC~2.5GHz，幅度范围为2.35mV~600mVpp；数据采集模块，被配置为用于采集模拟前端调理模块输出的信号；数字信号处理模块，被配置为用于对数字信号进行处理；嵌入式CPU模块，被配置为用于通过PCIe2.0接口与数字信号处理模块的CPU交互控制单元接口进行通讯，实现控制命令和采集数据的交互及传输；数字信号处理模块，采用型号为XCKU060-2FFVA1517I的FPGA，包括数据预处理单元、带宽及频响优化单元、减噪滤波单元、数据选择器、数据存储控制单元、波形重建单元以及CPU交互控制单元；数据预处理单元，被配置为用于对数据进行处理；带宽及频响优化单元，被配置为用于改善示波器波形在垂直方向的电压特性，用户能够选择打开或者关闭该带宽及频响优化单元；当选择关闭时，前端的数据预处理单元将312.5MHz的256位数据流DZ[255:0]直接送往后端进行后续处理，当选择打开时，前端的数据预处理单元将312.5MHz的256位数据流DZ[255:0]直接送往带宽及频响优化单元进行处理；减噪滤波单元，包括减噪滤波器系数RAM、CIC抽取滤波器、FIR滤波器和CIC插值滤波器；用户能够选择打开或者关闭该减噪滤波单元；当选择关闭时，前端312.5MHz的256位数据流DZ[255:0]直接送往后端进行后续处理；当选择打开时，前端312.5MHz的256位数据流DZ[255:0]送往减噪滤波单元主进行处理；用户能够选择包括20MHz、250MHz、500MHz、1GHz、1.5GHz和2GHz在内的六个档位的数字低通滤波器，六个档位的数字滤波器通过采用不同的CIC+FIR级联组合和滤波器系数选择来实现；当用户选择1.5GHz或者2GHz通带范围较大的带宽限制时，示波器根据选择开启部分CIC抽取、FIR滤波及CIC插值滤波器并对数据进行延迟处理，以便与未开启带宽限制的通道实现信号同步；当用户选择20MHz或者250MHz较低的通带范围，示波器将启用后端的CIC抽取+FIR滤波+CIC插值级联模块，首先经过2的幂次方对采样信号进行抽取，使数据流速率降至FIR滤波器可接受的工作频率，FIR滤波器将输入信号与预置的滤波系数进行乘加运算，最后经过插值CIC模块完成对滤波后信号的插值处理，以产生总位宽相同的数据，即312.5MHz的256位数据流DZ[255:0]经过减噪滤波单元后输出新的312.5MHz的256位数据流DJZ[255:0]；波形重建单元，被配置为用于改善示波器波形在水平方向的时间特性，用户能够选择打开或者关闭该波形重建单元；当选择关闭时，前端的降噪滤波单元将312.5MHz的256位数据流DJZ[255:0]直接在数据存储控制单元控制下存储到FPGA内部的RAM存储器中；当选择打开时，前端的降噪滤波单元将312.5MHz的256位数据流DJZ[255:0]直接送往波形重建单元进行处理；数据存储控制单元，被配置为用于将波形重建单元输出的312.5MHz的256位数据流DCJ[255:0]存储到FPGA内部的存储器RAM中；嵌入式CPU模块通过数字信号处理模块中的CPU接口交互控制单元将采样数据DCJ[255:0]送显屏幕进行显示；CPU交互控制单元，被配置为用于嵌入式CPU模块与数字。

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