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龙图腾网恭喜大连理工大学申请的专利一种针对集成电路设计的建模验证及代码生成方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114548009B 。

龙图腾网通过国家知识产权局官网在2025-05-02发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210185293.X，技术领域涉及：G06F30/343；该发明授权一种针对集成电路设计的建模验证及代码生成方法是由王洁;陈志超;侯刚;吴鑫涛;高昊宇设计研发完成，并于2022-02-28向国家知识产权局提交的专利申请。

本一种针对集成电路设计的建模验证及代码生成方法在说明书摘要公布了：本发明公开了一种针对集成电路设计的建模验证及代码生成方法，包括：将需求设计文档中的功能划分为不同的VerilogHDL语句模块，所述VerilogHDL语句模块包括顶层模块和底层模块；根据所述顶层模块和底层模块的内部功能以及端口，将顶层模块代码、底层模块代码、顶层模块端口号以及底层模块端口号分别填入对应的模块表内；验证所述模块表内代码是否符合可综合模型原则；验证所述模块表内代码的语法结构和逻辑结构；填入所述模块表内代码所需实现功能，对所述可综合模型原则进行功能验证；对符合可综合模型原则、语法结构、逻辑结构、功能验证的代码转换为可使用的VerilogHDL代码。本发明保证了代码实现阶段符合可综合模型原则，减少代码实现错误及功能逻辑错误。

本发明授权一种针对集成电路设计的建模验证及代码生成方法在权利要求书中公布了：1.一种针对集成电路设计的建模验证及代码生成方法，其特征在于，包括：详细分析需求设计文档，将所述需求设计文档中的功能划分为不同的VerilogHDL语句模块，所述VerilogHDL语句模块包括顶层模块和底层模块；根据所述顶层模块和底层模块的内部功能以及端口，将顶层模块代码、底层模块代码、顶层模块端口号以及底层模块端口号分别填入对应的模块表内；验证所述模块表内代码是否符合可综合模型原则；验证所述模块表内代码的语法结构和逻辑结构；填入所述模块表内代码所需实现功能，对所述可综合模型原则进行功能验证；对符合可综合模型原则、语法结构、逻辑结构、功能验证的代码转换为可使用的VerilogHDL代码；除例化功能外的VerilogHDL语句按照功能划分为多个子功能，每个所述子功能为一个底层模块，顶层模块例化不同的底层模块；根据所述顶层模块和底层模块的内部功能以及端口，将顶层模块代码、底层模块代码、顶层模块端口号以及底层模块端口号分别填入对应的模块表内，具体为：确定顶层模块变量，通过当前值和之前值作为判定上升沿和下降沿的方式；确定底层模块变量，通过当前值和之前值作为判定上升沿和下降沿的方式；根据所述底层模块变量设计底层模块表；所述顶层模块选择例化不同的底层模块，定义顶层模块变量与底层模块变量的例化关系，创建例化的顶层模块表；填入所述模块表内代码所需实现功能，对所述可综合模型原则进行功能验证，具体为：将所述顶层模块表和底层模块表中的代码转换为Promela语法下的代码，所述Promela代码输入到Spin软件中对代码进行功能验证。

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