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龙图腾网恭喜浙江理工大学申请的专利一种基于同频异相时钟的非驻留数据跨时钟域方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115589372B 。

龙图腾网通过国家知识产权局官网在2025-03-25发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210087578.X，技术领域涉及：H04L43/08；该发明授权一种基于同频异相时钟的非驻留数据跨时钟域方法是由王成群;商艳娟;徐伟强设计研发完成，并于2022-01-25向国家知识产权局提交的专利申请。

本一种基于同频异相时钟的非驻留数据跨时钟域方法在说明书摘要公布了：本发明公开了一种基于同频异相时钟的非驻留数据跨时钟域方法。方法主要包括对同频异相时钟下的数据跨时钟域处理和处理后的数据传输系统的性能测试：数据传输系统的主站设计基于UDP协议，从站设计基于EtherCAT协议；调用IP核FIFO方法和异步双口RAM方法处理主站涉及到的驻留数据跨时钟域部分；使用二分频使能锁存方式处理从站非驻留数据的跨时钟域传输。本方法采用二分频使能锁存算法，解决了数据的跨时钟域问题，提出的方法能够使数据在同频异相时钟下正确传输，降低了数据传输系统的丢包率，提高了网络传输的确定性和可靠性。

本发明授权一种基于同频异相时钟的非驻留数据跨时钟域方法在权利要求书中公布了：1.一种基于同频异相时钟的非驻留数据跨时钟域方法，其特征在于方法包括以下步骤：步骤一，设计基于UDP协议的主站和基于EtherCAT协议的从站数据传输系统；步骤二，调用IP核FIFO方法和异步双口RAM方法处理主站涉及到的驻留数据跨时钟域部分；所述步骤二中，对于计算机发送给主站的数据，在主站的以太网接收报文缓冲模块rcv_buffer中调用一个IP核，将数据缓存进异步FIFO存储模块中，将数据全部转换到主站网口0的发送时钟域下并传输给以太网接收报文缓冲模块rcv_buffer后面的各级模块中，直到数据传输到UDP报文接收模块udp_rcv中；同时在UDP报文接收模块udp_rcv中编写异步双口RAM存储模块，将UDP报文的数据部分内容缓存进异步双口RAM存储模块中，完成主站网口0发送时钟域下的数据到主站网口1发送时钟域下的数据的跨时钟域处理，之后主站网口1发送时钟域下的数据用EtherCAT协议封装，最终从UDP报文接收模块udp_rcv发送给从站；步骤三，使用二分频使能锁存方式处理从站非驻留数据的跨时钟域传输；所述的步骤三中，在从站之间的传输构建二分频使能锁存跨时钟域方法电路，包括接收域rxdomain、发送域txdomain、存储单元RAM、三个多路选择器、三个独立D触发器、由两个D触发器组成的移位寄存器和三个与门；接收域rxdomain和发送域txdomain分别和存储单元RAM连接，接收域rxdomain分别和第一多路选择器、第二多路选择器、三个独立D触发器、第一与门、第二与门连接，第一独立D触发器分别和存储单元RAM、移位寄存器、第三与门连接，移位寄存器分别和发送域txdomain、存储单元RAM、第三与门连接，和接收域rxdomain连接的第一多路选择器、第二多路选择器分别和第二独立D触发器、第三独立D触发器连接，第二独立D触发器、第三独立D触发器分别与和接收域rxdomain连接的第一与门、第二与门连接，和接收域rxdomain连接的第一与门、第二与门均和存储单元RAM连接，第三多路选择器分别和存储单元RAM、存储单元RAM的数据读取端rdata、第三与门连接；所述的二分频使能锁存跨时钟域方法电路，接收域rxdomain的时钟输出端连接到存储单元RAM的时钟接收端rx_clk，接收域rxdomain的使能信号输出端连接到存储单元RAM的写使能信号写入端wr_en，接收域rxdomain的数据输出端连接到存储单元RAM的数据写入端wr_data；RAM的时钟发送端tx_clk和发送域txdomain的时钟输入端连接，RAM的数据读取端rdata和发送域txdomain的数据输入端连接；接收域rxdomain的时钟输出端分别和第二独立D触发器、第三独立D触发器的时钟触发端连接，接收域rxdomain的使能信号输出端分别与第一多路选择器和第二多路选择器的选择控制端以及第一与门和第二与门各自的一个输入端连接，同时接收域rxdomain的使能信号输出端和第一独立D触发器的输入端D连接；第一多路选择器和第二多路选择器的输出端分别和第二独立D触发器、第三独立D触发器的输入端D连接，第二独立D触发器和第三独立D触发器的输出端Q分别和第一与门、第二与门各自的另一个输入端连接，同时第二独立D触发器和第三独立D触发器的输出端Q分别和第一多路选择器、第二多路选择器各自的1路输入端连接，第一多路选择器的0路输入端连接输入低电平信号且第二多路选择器的0路输入端连接输入高电平信号；第一独立D触发器的输出端Q分别和存储单元RAM的使能信号读取端rd_en、第三与门的一个输入端连接，存储单元RAM的时钟发送端分别和第一独立D触发器的时钟触发端、移位寄存器中的两个D触发器的时钟触发端连接，移位寄存器中的第二D触发器的输出端和第三与门的一个输入端连接，第三与门的输出端和第三多路选择器的选择控制端连接；所述的存储单元RAM内部分为第一存储单元RAM[1]和第二存储单元RAM[0]，第一与门和第二与门的输出端分别和第一存储单元RAM[1]和第二存储单元RAM[0]的写入端连接，第一存储单元RAM[1]和第二存储单元RAM[0]的读取端分别和第三多路选择器的1路输入端和0路输入端连接，第三多路选择器的输出端与RAM的数据读取端rdata以及发送域txdomain的数据输入端连接相连，发送数据tx_data；所述的移位寄存器中，第一D触发器的输入端D和第二D触发器的输出端Q连接，第二D触发器的输入端D和第一D触发器的输出端Q连接；当接收域rxdomain接收到数据流时，数据流中的接收使能信号rx_valid信号分别发送到第一独立D触发器、第一多路选择器和第二多路选择器，数据流中的接收时钟rx_clk分别发送到第二独立D触发器、第三独立D触发器，数据流中的接收数据rx_data发送到第一存储单元RAM[1]和第二存储单元RAM[0]进行存储；首先，若接收使能信号rx_valid信号为高电平，则接收使能信号rx_valid信号将作用于第一多路选择器和第二多路选择器，使得在第二独立D触发器、第三独立D触发器接收到的接收时钟rx_clk处于上升沿时第一多路选择器和第二多路选择器的输出取反跳变，第二独立D触发器、第三独立D触发器的输出端输出两个频率相同且相位相反的锁存使能信号latch_0和latch_1；得到锁存使能信号的同时，接收使能信号rx_valid直接连接到存储单元RAM的写使能信号写入端wr_en，接收使能信号rx_valid分别和锁存使能信号latch_0和latch_1信号经过第一与门或第二与门进行逻辑处理：当第一与门的输出为高电平且第二与门的输出为低电平时，存储单元RAM选择将接收数据rx_data存储在第一存储单元RAM[1]中；当第一与门的输出为低电平且第二与门的输出为高电平时，存储单元RAM选择将接收数据rx_data存储在第二存储单元RAM[0]中；其次，当接收使能信号rx_valid有效，即为高电平时，接收使能信号rx_valid输入到第一独立D触发器，第一独立D触发器的输出端Q的输出信号直接作为存储单元RAM的使能读取信号；然后，将使能读取信号rd_en输入到移位寄存器的两个D触发器中，初始状态下，一个D触发器的状态为0，0代表了输入的低电平，另一个D触发器的状态为1，1代表了输入的高电平；在每个发送时钟txclk的上升沿，两个D触发器的输出进行交互实现移位操作；整个移位寄存器输出两个触发器的总状态的较低位shift[0]到第三与门中的一个输入端；最后，存储单元RAM的使能读取信号rd_en和移位寄存器输出的较低位shift[0]经第三与门进行相与操作：当第三与门的输出为高电平时，则通过第三多路选择器选择读出第二存储单元RAM[0]中的数据；当第三与门的输出为低电平时，则通过第三多路选择器选择读出第一存储单元RAM[1]中的数据；第三多路选择器输出的数据Data_out作为跨时钟域同步后的数据；所述两个锁存使能信号latch_0和latch_1的频率是接收时钟rx_clk的频率的一半。

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